CN1663196A

Multi-chassis broadcast router having a common clock

Abstract

Each rack (102C, 104C) of the multi-rack broadcast router (100) can support the installation of the first router matrix card (102A, 104A), redundant router matrix card (102B, 104B), and clock demand input and input cards (136-1 to 136-N and 138-1 to 138-M, 142-1 to 142-N and 144-1 to 144-M). The first master clock (134) exists on the first router matrix card (102A) of the first rack (102C), and the second master clock (154) exists on the redundant router matrix card of the second rack (104C) (104B) on. Each master clock (134, 154) is configured to provide various common clock signals to all input and output cards (136-1 to 136-N and 138-1) of the first and second racks (102C and 104C) To 138-M, 142-1 to 142-N and 144-1 to 144-M). The control logic circuit (148, 156) determines whether the first master clock (134) or the second master clock (154) issues a common clock signal.

CN1663196A, drawing sheet 1
Sheet 1 of 1

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Projected expiry passed 17 June 2023, 3.3 years ago.

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11 claims: 2 independent, 9 dependent

  1. 1
    一种多机架广播路由器(100),包括:第一机架(102C),其中存在第一路由引擎(140)和至少一个时钟需求部件(136-1至136-N,138-1至138-M);第二机架(104C),其中存在第二路由引擎和至少一个时钟需求部件(142-1至142-N,144-1至144-M);第一链路(110),用于耦合存在于所述第一机架(102C)中的所述第一路由引擎(140)的输入端和存在于所述第二机架(104C)中的所述第二路由引擎的输入端;和主时钟(134),存在于所述第一机架(102C)中,所述主时钟(134)通过所述第一链路耦合到存在于所述第一机架(102C)中的所述至少一个时钟需求部件(136-1至136-N,138-1至138-M)和存在于所述第二机架(104C)中的所述至少一个时钟需求部件(142-1至142-N,144-1至144-M),所述主时钟(134)将公共时钟信号提供给存在于所述第一机架(102C)中的所述至少一个时钟需求部件(136-1至136-N,138-1至138-M)以及存在于所述第二机架(104C)中的所述至少一个时钟需求部件(142-1至142-N,144-1至144-M)。
  2. 2
    如权利要求1所述的装置,进一步包括:可由所述第一支架(102C)支持安装的第一路由器矩阵卡(102A),所述第一路由引擎(140)和所述主时钟(134)存在于所述第一路由器矩阵卡(102A)上;并且其中所述至少一个时钟需求部件(136-1至136-N,138-1至138-M)进一步包括至少一个输入卡(136-1至136-N)和至少一个输出卡(138-1至138-M)。
  3. 3
    如权利要求1所述的装置,进一步包括:第三支架(106C),其中存在第三路由引擎和至少一个时钟需求部件;第二链路(112),用于耦合存在于所述第一机架(102C)中的所述第一路由引擎(140)的所述输入端和存在于所述第三机架(106C)中的所述第三路由引擎的输入端,存在于所述第一机架(102C)中的所述主时钟通过所述第二链路(112)耦合到存在于所述第三机架(106C)中的所述至少一个时钟需求部件;其中存在于所述第一机架(102C)中的所述主时钟(134)将所述公共时钟信号提供给存在于所述第三机架(106C)中的所述至少一个时钟需求部件。
  4. 4
    如权利要求3所述的装置,进一步包括:第三链路(116),用于耦合存在于所述第二机架(104C)中的所述第二路由引擎的所述输入端和存在于所述第三机架(106C)中的所述第三路由引擎的所述输入端;其中以完全连接的拓扑结构来设置存在于所述第一机架(102C)中的所述第一路由引擎(140)、存在于所述第二机架(104C)中的所述第二路由引擎和存在于所述第三机架(106C)中的所述第三路由引擎。
  5. 5
    如权利要求4所述的装置,其中冗余路由引擎(150)存在于所述第一、第二和第三机架(102C、104C和106C)的每一个中。
  6. 6
    如权利要求5所述的装置,进一步包括:第四链路(122),用于将存在于所述第一机架(102C)中的所述冗余路由引擎的输入端耦合到存在于所述第二机架(104C)中的所述冗余路由引擎(150)的输入端;第五链路(124),用于将存在于所述第一机架(102C)中的所述冗余路由引擎的所述输入端耦合到存在于所述第三机架(106C)中的所述冗余路由引擎的输入端;和第六链路(128),用于将存在于所述第二机架(104C)中的所述冗余路由引擎(150)的所述输入端耦合到存在于所述第三机架(106C)中的所述冗余路由引擎的所述输入端;其中以第二完全连接的拓扑结构来设置存在于所述第一机架(102C)中的所述冗余路由引擎、存在于所述第二机架(104C)中的所述冗余路由引擎(150)和存在于所述第三机架(106C)中的所述冗余路由引擎。
  7. 7
    一种多机架广播路由器(100),包括:第一机架(102C),所述第一机架(102C)可支持安装第一路由器矩阵卡(102A)、冗余路由器矩阵卡(102B)、至少一个时钟需求输入卡(136-1至136-N)以及至少一个时钟需求输出卡(138-1至138-M);第二机架(104C),所述第一机架(104C)可支持安装第一路由器矩阵卡(104A)、冗余路由器矩阵卡(104B)、至少一个时钟需求输入卡(142-1至142-N)以及至少一个时钟需求输出卡(144-1至144-M);存在于由所述第一机架(102C)可支持安装的所述第一路由器矩阵卡(102A)上的第一主时钟(134),所述第一主时钟(134)耦合到由所述第一机架(102C)可支持安装的所述至少一个时钟需求输入卡(136-1至136-N)和所述至少一个时钟需求输出卡(138-1至138-M),并且耦合到由所述第二机架(104C)可支持安装的所述至少一个时钟需求输入卡(142-1至142-N)和所述至少一个时钟需求输出卡(144-1至144-M),所述第一主时钟(134)将公共时钟信号提供给由所述第一机架(102C)可支持安装的所述至少一个时钟需求输入卡(136-1至136-N)和所述至少一个时钟需求输出卡(138-1至138-M),以及由所述第二机架(104C)可支持安装的所述至少一个时钟需求输入卡(142-1至142-N)和所述至少一个时钟需求输出卡(144-1至144-M);存在于由所述第二机架(104C)可支持安装的所述冗余路由器矩阵卡(104B)上的第二主时钟(154),所述第二主时钟(154)耦合到由所述第一机架(102C)可支持安装的所述至少一个时钟需求输入卡(136-1至136-N)和所述至少一个时钟需求输出卡(138-1至138-M),并且耦合到由所述第二机架(104C)可支持安装的所述至少一个时钟需求输入卡(142-1至142-N)和所述至少一个时钟需求输出卡(144-1至144-M),所述第二主时钟(154)将冗余公共时钟信号提供给由所述第一机架(102C)可支持安装的所述至少一个时钟需求输入卡(136-1至136-N)和所述至少一个时钟需求输出卡(138-1至138-M),以及由所述第二机架(104C)可支持安装的所述至少一个时钟需求输入卡(142-1至142-N)和所述至少一个时钟需求输出卡(144-1至144-M);和控制逻辑电路(148、156),耦合到所述第一主时钟(134)和所述第二主时钟(154),所述控制逻辑电路(148、156)确定所述第一主时钟(134)是否将要发出所述公共时钟信号或所述第二主时钟(154)是否将要发出所述冗余公共时钟信号。
  8. 8
    如权利要求7所述的装置,其中所述控制逻辑电路(148、156)具有耦合到由所述第一机架(102C)可支持安装的所述第一路由器矩阵卡(102A)的第一输入端和耦合到由所述第二机架(104C)可支持安装的所述冗余路由器矩阵(104B)的第二输入端,根据通过所述第一输入端接收的第一信号和通过所述第二输入端接收的第二信号,所述控制逻辑电路(148、156)确定所述第一主时钟(134)是否将要发出所述公共时钟信号或所述第二主时钟(154)是否将要发出所述冗余公共时钟信号。
  9. 9
    如权利要求8所述的装置,其中:第一路由引擎(140)和第一发送扩展端口(146)存在于由所述第一机架(102C)可支持安装的所述第一路由器矩阵卡(102A)上;并且其中:第二路由引擎(150)和第二发送扩展端口(152)存在于由所述第二机架(104C)可支持安装的所述冗余路由器矩阵卡(104A)上。
  10. 10
    如权利要求9所述的装置,其中:将到所述控制逻辑电路(148、156)的所述第一输入端耦合到所述第一路由引擎(140),并且将到所述控制逻辑电路(148、156)的所述第二输入端耦合到所述第二路由引擎(150),所述第一路由引擎(140)存在于由所述第一机架(102C)可支持安装的所述路由器矩阵卡(102A)上,所述第二路由引擎(150)存在于由所述第二机架(104C)可支持安装的所述冗余路由器矩阵卡(104B)上;并且其中所述控制逻辑电路(148、156)具有耦合到所述发送扩展端口(146)的第三输入端和耦合到所述第二发送扩展端口(152)的第四输入端,所述发送扩展端口(146)存在于由所述第一机架(102C)可支持安装的所述路由器矩阵卡(102A)上,并且所述第二发送扩展端口(152)存在于由所述第二机架(104C)可支持安装的所述冗余路由器矩阵卡(104B)上;根据通过所述第一输入端接收的所述第一信号、通过所述第二输入端接收的第二信号、通过所述第三输入端接收的所述第三信号和通过所述第四输入端接收的第四信号,所述控制逻辑电路(148、156)确定所述第一主时钟(134)是否将要发出所述公共时钟信号,或所述第二主时钟(154)是否将要发出所述冗余公共时钟信号。
  11. 11
    如权利要求10所述的装置,其中所述控制逻辑电路(148、156)进一步包括:第一状态机(148),其存在于由所述第一机架(102C)可支持安装的所述第一路由器矩阵卡(102A)上;第二状态机(156),其存在于由所述第二机架(104C)可支持安装的所述冗余路由器矩阵卡(104B)上;根据通过所述第一输入端接收的所述第一信号、通过所述第二输入端接收的第二信号、通过所述第三输入端接收的第三信号和通过所述第四输入端接收的第四信号,所述第一状态机(148)确定所述第一主时钟(134)是否将要发出所述公共时钟信号;并且根据通过所述第一输入端接收的所述第一信号、通过所述第二输入端接收的第二信号、通过所述第三输入端接收的第三信号和通过所述第四输入端接收的第四信号,所述第二状态机(156)确定所述第二主时钟(154)是否将要发出所述冗余公共时钟信号;其中一次只能发出所述公共时钟信号和所述冗余公共时钟信号中的一个。
Independent claims11