Nova Patents
RU2010143355A

Single transducer full duplex talking circuit

Abstract

one. Full duplex single converter circuit, containing:! connection terminals for connecting to an external digital circuit, including input terminal (DIN), into which the digital input signal is received, output terminal (DOUT), into which the digital output signal of the transmission is output, and an input terminal (ILN) for enhancing learning; ! analog signal processing circuitry, containing:! analog differential output amplifier (ADO), which amplifies the output signal from a digital-to-analog converter (DAC); ! bridge circuit consisting of the first second and third resistors (R1, R2 and R3) and a single converter (ZT), which are controlled by the output signal of said analogue differential output amplifier (ADO); and! analog differential input amplifier (ADI), which amplifies the equilibrium signal, issued by said bridge circuit, moreover, the analog output signal of the aforementioned analog differential input amplifier (ADI) is supplied to an analog-to-digital converter (ADC); ! digital signal processing circuit, containing:! signal generator (SG); ! first high-pass filter (HPF1), into which said digital input signal is received via said input terminal (DIN); ! first multiplier (MUL1), which multiplies the output of said high-pass filter (HPF1) by a reception volume factor (RRXV); ! second multiplier (MUL2), which multiplies the input signal from said signal generator (SG) by a signal volume factor register (RSGV); ! adder (ADD), which sums the output of said first multiplier (MUL1) and the output of

Term

No projected expiry on record.

  1. Priority
  2. Filed
  3. Published
  4. Today

51 claims: 40 independent, 11 dependent

  1. 1
    Full duplex with a single inverter circuit, comprising:1. Полнодуплексная схема с одиночным преобразователем, содержащая:
  2. 2
    Connection terminals for connection to an external digital circuit include an input terminal (DIN) Into which a digital reception input signal, an output terminal (DOUT), Which output digital transmission output signal terminal and the input (ILN) Enhanced training;2. терминалы соединения для соединения с внешней цифровой схемой, включающие в себя входной терминал (DIN), в который вводится цифровой входной сигнал приема, выходной терминал (DOUT), в который выводится цифровой выходной сигнал передачи, и входной терминал (ILN) активизации обучения;
  3. 3
    The analog signal processing circuit comprising:3. схему обработки аналогового сигнала, содержащую:
  4. 4
    The analog differential output amplifier (ADO) Which amplifies the output signal from the digital to analog converter (DAC);4. аналоговый дифференциальный выходной усилитель (ADO), который усиливает выходной сигнал из цифроаналогового преобразователя (DAC);
  5. 5
    bridge circuit consisting of first, second and third resistors (R1, R2 and R3) and a single transducer (ZT), Which are controlled by the output signal of said differential analog output of the amplifier (ADO);and 5. мостовую схему, состоящую из первого, второго и третьего резисторов (R1, R2 и R3) и одиночного преобразователя (ZT), которые управляются выходным сигналом упомянутого аналогового дифференциального выходного усилителя (ADO);и
  6. 6
    The analog differential input amplifier (ADI) Which amplifies an equilibrium signal output by said bridge circuit, wherein the analog output signal of said analog differential input amplifier (ADI) Applied to an analog-digital converter (ADC);6. аналоговый дифференциальный входной усилитель (ADI), который усиливает равновесный сигнал, выдаваемый упомянутой мостовой схемой, причем аналоговый выходной сигнал упомянутого аналогового дифференциального входного усилителя (ADI) подается на аналого-цифровой преобразователь (ADC);
  7. 7
    The digital signal processing circuit comprising:7. схему обработки цифрового сигнала, содержащую:
  8. 8
    generator (SG) signal;8. генератор (SG) сигнала;
  9. 9
    The first highpass filter (HPF1), which is fed with said digital receive signal input via said input terminal (DIN);9. первый высокочастотный фильтр (HPF1), в который подается упомянутый цифровой входной сигнал приема через упомянутый входной терминал (DIN);
  10. 10
    The first multiplier (MUL1), which multiplies the output signal of said highpass filter (HPF1) by a factor (RRXV) Receiving volume;10. первый умножитель (MUL1), который умножает выходной сигнал упомянутого высокочастотного фильтра (HPF1) на коэффициент (RRXV) громкости приема;
  11. 11
    The second multiplier (MUL2), which multiplies the input from said signal generator (SG) to the register signal (RSGV) Volume ratio signal;11. второй умножитель (MUL2), который умножает входной сигнал от упомянутого генератора (SG) сигнала на регистр (RSGV) коэффициента громкости сигнала;
  12. 12
    adder (ADD), which adds the output signal of said first multiplier (MUL1) and the output signal of said second multiplier (MUL2), wherein the output of said adder (ADD) supplied to said digital to analog converter (DAC), which converts it into an analog signal ;12. сумматор (ADD), который суммирует выходной сигнал упомянутого первого умножителя (MUL1) и выходной сигнал упомянутого второго умножителя (MUL2), причем выходной сигнал упомянутого сумматора (ADD) подается на упомянутый цифроаналоговый преобразователь (DAC), который преобразовывает его в аналоговый сигнал;
  13. 13
    The first unit (DL1) signal delays and power calculations, which delays the output signal of said adder (ADD) and calculates a first moving average (PW1) of power;13. первый блок (DL1) задержки сигнала и вычисления мощности, который задерживает выходной сигнал упомянутого сумматора (ADD) и вычисляет первое скользящее среднее значение (PW1) мощности;
  14. 14
    The second unit (DL2) signal delays and power calculations, which delays the output signal of said first block (DL1) signal delays and power computation and calculates the second moving average value (PW2) output;14. второй блок (DL2) задержки сигнала и вычисления мощности, который задерживает выходной сигнал упомянутого первого блока (DL1) задержки сигнала и вычисления мощности и вычисляет второе скользящее среднее значение (PW2) мощности;
  15. 15
    Memory (XA[K]) of the delayed signal, which sequentially stores the output of said second unit (DL2) signal delays and power calculations;15. память (XA[k]) задержанного сигнала, которая последовательно сохраняет выходной сигнал упомянутого второго блока (DL2) задержки сигнала и вычисления мощности;
  16. 16
    The filter (FILID) Identification of the transfer function in said memory which is fed an output signal (XA[K]) of the delayed signal;16. фильтр (FILID) идентификации передаточной функции, в который подается выходной сигнал упомянутой памяти (XA[k]) задержанного сигнала;
  17. 17
    The first memory (HA[K]) of the filter coefficient which stores a filter coefficient corresponding to said filter (FILID) Identification of the transfer function;17. первую память (HA[k]) коэффициента фильтра, которая сохраняет коэффициент фильтра, соответствующий упомянутому фильтру (FILID) идентификации передаточной функции;
  18. 18
    The second highpass filter (HPF2), which is fed with the output signal of said analog-to-digital converter (ADC);18. второй высокочастотный фильтр (HPF2), в который подается выходной сигнал упомянутого аналого-цифрового преобразователя (ADC);
  19. 19
    The fourth unit (DL4) a delay signal which is fed the output signal of said second high pass filter (HPF2);19. четвертый блок (DL4) задержки сигнала, в который подается выходной сигнал упомянутого второго высокочастотного фильтра (HPF2);
  20. 20
    subtractor (SUB), which subtracts the output signal of said filter (FILID) Identification of the transfer function of the output signal of said fourth unit (DL4) a delay signal;20. вычитатель (SUB), который вычитает выходной сигнал упомянутого фильтра (FILID) идентификации передаточной функции из выходного сигнала упомянутого четвертого блока (DL4) задержки сигнала;
  21. 21
    The fourth multiplier (MUL4), which multiplies the output signal of said subtracter (SUB) by a factor (RTXV) Transmission volume;21. четвертый умножитель (MUL4), который умножает выходной сигнал упомянутого вычитателя (SUB) на коэффициент (RTXV) громкости передачи;
  22. 22
    The third block (DL3) signal delay and power calculation, which delays the output signal of said fourth multiplier (MUL4) and calculates the third moving average (PW3) power;22. третий блок (DL3) задержки сигнала и вычисления мощности, который задерживает выходной сигнал упомянутого четвертого умножителя (MUL4) и вычисляет третье скользящее среднее значение (PW3) мощности;
  23. 23
    The equalizing filter (FILEQ), Which is fed with the output signal of said third unit (DL3) signal delays and power calculations;and 23. выравнивающий фильтр (FILEQ), в который подается выходной сигнал упомянутого третьего блока (DL3) задержки сигнала и вычисления мощности;и
  24. 24
    The second filter coefficient memory which stores the coefficient (HEQ[K]) of said equalization filter is a filter (FILEQ) 24. вторую память коэффициента фильтра, которая сохраняет коэффициент (HEQ[k]) фильтра упомянутого выравнивающего фильтра (FILEQ),
  25. 25
    25 and the output terminal (DOUT) Digital transmission is controlled transmission output signal provided by said equalizing filter (FILEQ), And the first coefficient (HA[K]) of the filter corresponding to said filter FILID identifying the transfer function identifies the transfer function from the input end of said digital to analog converter (DAC) to the output end of said second high pass filter (HPF2) via said analog signal processing circuit. 25. причем выходной терминал (DOUT) передачи управляется цифровым выходным сигналом передачи, выдаваемым упомянутым выравнивающим фильтром (FILEQ), и первый коэффициент (HA[k]) фильтра, соответствующий упомянутому фильтру FILID идентификации передаточной функции, идентифицирует передаточную функцию от входного конца упомянутого цифроаналогового преобразователя (DAC) до выходного конца упомянутого второго высокочастотного фильтра (HPF2) через упомянутую схему обработки аналогового сигнала.
  26. 27
    said bridge circuit in said analog signal processing circuit is set in a state of equilibrium with the differential analog output of said amplifier output signal (ADO) Which controls said inverter (ZT) When said transducer (ZT) Is in operation;27. упомянутая мостовая схема в упомянутой схеме обработки аналогового сигнала установлена в состояние равновесия с использованием выходного сигнала упомянутого аналогового дифференциального выходного усилителя (ADO), который управляет упомянутым преобразователем (ZT), когда упомянутый преобразователь (ZT) находится в состоянии работы;
  27. 28
    said third resistor (R3) is formed with a constant resistance, variable resistance or variable resistance electronically controlled to satisfy the equilibrium condition;and 28. упомянутый третий резистор (R3) выполнен с постоянным сопротивлением, переменным сопротивлением или переменным сопротивлением с электронной регулировкой, чтобы удовлетворять состоянию равновесия;и
  28. 29
    The output digital to analog converter (DAC) is divided by the resistance of the differential output of said differential output amplifier and converted from an electrical signal into an acoustic signal by said transducer (ZT). 29. выходной сигнал цифроаналогового преобразователя (DAC) делится на сопротивление дифференциального выхода упомянутого дифференциального выходного усилителя и преобразуется из электрического сигнала в акустический сигнал упомянутым преобразователем (ZT).
  29. 31
    The first voltage is obtained by dividing the output of said differential amplifier output (ADO) Via said first resistor (R1) and said second resistor (R2), wherein the first voltage is used as the first input for said differential input amplifier (ADI);31. первое напряжение получается посредством деления выходного сигнала упомянутого дифференциального выходного усилителя (ADO) с помощью упомянутого первого резистора (R1) и упомянутого второго резистора (R2), причем первое напряжение используется в качестве первого входного сигнала для упомянутого дифференциального входного усилителя (ADI);
  30. 32
    The second voltage is obtained by dividing the output of said differential output amplifier with said third resistor (R3) and said transducer (ZT);32. второе напряжение получается посредством деления выходного сигнала упомянутого дифференциального выходного усилителя с помощью упомянутого третьего резистора (R3) и упомянутого преобразователя (ZT);
  31. 33
    The third voltage is obtained by summing the second voltage with a voltage converted to electromotive force from transmission acoustic vibration by said transducer (ZT), And the third voltage used as a second input for said differential input amplifier (ADI);and 33. третье напряжение получается посредством суммирования второго напряжения с напряжением, преобразованным в электродвижущую силу из акустической вибрации передачи упомянутым преобразователем (ZT), причем третье напряжение используется в качестве второго входного сигнала для упомянутого дифференциального входного усилителя (ADI);и
  32. 34
    The differential voltage signal at first and second input signals is amplified by said differential input amplifier (ADI). 34. дифференциальный сигнал напряжений на первом и втором входных сигналах усиливается упомянутым дифференциальным входным усилителем (ADI).
  33. 38
    Register (Rmu) intensity correction coefficient that keeps coefficient (mu) correction;38. регистр (Rmu) коэффициента интенсивности коррекции, который хранит коэффициент (mu) коррекции;
  34. 39
    The third multiplier (MUL3), that multiplies said ratio (mu) correction signal (err) errors, and the error signal is issued by said subtracter (SUB), 39. третий умножитель (MUL3), который умножает упомянутый коэффициент (mu) коррекции на сигнал (err) ошибки, причем сигнал ошибки выдается упомянутым вычитателем (SUB),
  35. 40
    and algorithm (ALUPD) Refresh rate iteratively calculates the first coefficient (HA[K]) of the filter corresponding to said filter (FILID) Identifying the transfer function on the basis of the output signal of said third multiplier, and said algorithm (ALUPD) Refresh rate produces a first coefficient (HA[K]) of the filter to said filter (FILID) Identification of the transfer function, and updates said first coefficient (HA[K]) as a result of filter computation for the first convergence coefficient (HA[K]) filter. 40. причем алгоритм (ALUPD) обновления коэффициента итерационно вычисляет первый коэффициент (HA[k]) фильтра, соответствующий упомянутому фильтру (FILID) идентификации передаточной функции, на основе выходного сигнала упомянутого третьего умножителя, и упомянутый алгоритм (ALUPD)обновления коэффициента выдает первый коэффициент (HA[k]) фильтра упомянутому фильтру (FILID) идентификации передаточной функции и обновляет упомянутый первый коэффициент (HA[k]) фильтра в результате схождения вычислений для первого коэффициента (HA[k]) фильтра.
  36. 44
    10. The audio, comprising:10. Аудиосхема, содержащая:
  37. 45
    The analog circuit including a differential output amplifier, the differential input amplifier and a bridge circuit coupled between the differential output amplifier and the differential input amplifier;and 45. аналоговую схему, содержащую дифференциальный выходной усилитель, дифференциальный входной усилитель и мостовую схему, присоединенную между дифференциальным выходным усилителем и дифференциальным входным усилителем;и
  38. 46
    схему обработки цифрового сигнала, выполненную с возможностью формировать один или более первых наборов коэффициентов фильтров сигнала из первого сигнала, поданного на вход аналоговой схемы, и формировать один или более вторых наборов коэффициентов фильтров из второго сигнала, выданного из аналоговой схемы, схему обработки цифрового сигнала, формирующую передаточную функцию из первого и второго наборов коэффициентов фильтра и формирующую выходной сигнал из передаточной функции, которая применяется ко второму выходному сигналу из аналоговой схемы. 46. ​​The digital signal processing circuit configured to generate one or more first set of signal filter coefficients from a first signal fed to the input of the analog circuit and generate one or more second sets of filter coefficients from a second signal output from the analog circuitry, digital processing circuitry signal forming a transfer function of the first and second sets of filter coefficients and an output signal from the transfer function that is applied to the second output signal from the analog circuit.
  39. 48
    The digital to analog converter DAC, which connects the first signal input of the differential output amplifier via a first high-pass filter;and 48. цифроаналоговый преобразователь DAC, соединяющий первый сигнальный вход с дифференциальным выходным усилителем через первый высокочастотный фильтр;и
  40. 49
    The analog-to-digital converter (ADC), which connects the second signal output from the analog circuit to a second high-pass filter in the digital signal processing circuit. 49. аналого-цифровой преобразователь (ADC), соединяющий второй сигнальный выход от аналоговой схемы со вторым высокочастотным фильтром в схеме обработки цифрового сигнала.
Independent claims40