Nova Patents
RU2010141856A

Address multiplexing in pseudo-dual port memory

Abstract

one. Pseudo-dual-port memory address multiplexing system, containing:! read port address trigger designed to store the read address in response to an external synchronization signal; ! trigger of the recording port address, designed to store the recording address in response to an external synchronization signal; ! control circuit which controls read / write access to memory, based on the control of the first memory access operation; and! multiplexer which switches between the stored read address and the stored write address in response to the switching signal from the control circuit. ! 2. The pseudo-dual-port memory address multiplexing system of claim 1, wherein the first memory access operation is a memory read operation. ! 3. The pseudo-dual-port memory address multiplexing system according to claim 2, wherein the read port address trigger is released after the read operation. ! four. The pseudo-dual-port memory address multiplexing system according to claim 3, wherein the write address trigger remains in a locked state after a read operation. ! five. The pseudo-dual-port memory address multiplexing system according to claim 4, wherein the write port address is freed after the write operation. ! 6. The pseudo-two-port memory address multiplexing system according to claim 1, wherein the control circuit comprises an internal synchronization delay circuit that generates an internal synchronization delay, the control circuit setting the level of the internal synchronization signal after the internal synchronization delay to start the second memory access operation. ! 7. Multiplexing System

Term

No projected expiry on record.

  1. Priority
  2. Filed
  3. Published
  4. Today

31 claims: 13 independent, 18 dependent

  1. 1
    multiplexing system addresses pseudo memory, containing:1. Система мультиплексирования адресов псевдодвухпортовой памяти, содержащая:
  2. 2
    Trigger address read ports for storing read addresses in response to an external clock signal;2. триггер адреса порта чтения, предназначенный для хранения адреса чтения в ответ на внешний сигнал синхронизации;
  3. 3
    Trigger address entry port for storing the write address in response to an external clock signal;3. триггер адреса порта записи, предназначенный для хранения адреса записи в ответ на внешний сигнал синхронизации;
  4. 4
    The control circuit, which controls access to the memory read / write, based on the control of the first memory access operation;and 4. схема управления, которая управляет доступом к памяти на чтение/запись, основываясь на контроле первой операции обращения к памяти;и
  5. 5
    multiplexer which switches between the stored address and reading the stored address records in response to the switching signal from the control circuit. 5. мультиплексор, который выполняет переключение между сохраненным адресом чтения и сохраненным адресом записи в ответ на сигнал переключения от схемы управления.
  6. 19
    15. The control method using a memory address signal, comprising the steps of:15. Способ управления применением сигнала адреса к памяти, содержащий этапы, на которых
  7. 20
    show read and write requests;20. обнаруживают запросы чтения и записи;
  8. 21
    21 in response to a read request in the absence of the recording request to deliver an address memory component of the reading;21. в ответ на запрос чтения в отсутствии запроса записи доставляют адрес чтения к компоненту памяти;
  9. 22
    in response to the write request in the absence of read request is delivered to the address of record that the memory component;and 22. в ответ на запрос записи в отсутствии запроса чтения доставляют адрес записи к этому компоненту памяти;и
  10. 23
    23 in response to both a read request and write request to be performed during a single clock cycle, 23. в ответ и на запрос чтения, и на запрос записи, которые должны выполняться во время одного тактового цикла,
  11. 24
    i) deliver read address to said memory component, 24. i) доставляют адрес чтения к упомянутому компоненту памяти,
  12. 25
    ii) based on the control of a read operation, determines the time within said single clock cycle to deliver a write address to said memory component, and 25. ii) основываясь на контроле операции чтения, определяют время в пределах упомянутого одного тактового цикла для доставки адреса записи к упомянутому компоненту памяти, и
  13. 26
    iii) perform switching between the read and write address location to thereby deliver the write address to said memory component at said specified time. 26. iii) выполняют переключение между адресом чтения и адресом записи, чтобы таким образом доставить адрес записи к упомянутому компоненту памяти в упомянутое определенное время.
Independent claims13