JP5116923B2

Multi-processor control system for cycle racing

Abstract

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JP5116923B2, drawing sheet 1
Sheet 1 of 2

Term

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Expired 28 March 2021, 5.5 years ago.

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38 claims: 21 independent, 17 dependent

  1. 1
    A series of sensors (41, ..., 4k, ..., 4n, 36, 37) mounted on a bicycle, a series of actuators (38, 39), and a series of control elements (28, 29). An electronic control system for connectable bicycles:自転車に取り付けられた一連のセンサ(41、...、4k、...、4n、36、37)と、一連のアクチュエータ(38、39)と、一連の制御要素(28、29)とに接続可能な自転車用の電子制御システムであって: - 情報の処理及び表示用ユニットとして機能することができる第1のプロセッサ・ユニット(10)と;--With a first processor unit (10) that can function as a unit for processing and displaying information;- 通信を制御し、前記一連の制御要素(28、29)のインターフェースのユニットとして機能することができる第2のプロセッサ・ユニット(20)と;--With a second processor unit (20) that can control communication and act as a unit of interface for the set of control elements (28, 29);- 前記一連のセンサ(41、...、4k、...、4n、36、37)と前記一連のアクチュエータ(38、39)とのインターフェースのユニットとして機能することができる第3のプロセッサ・ユニット(30)と、を含み、 前記第1のプロセッサ・ユニット(10)、前記第2のプロセッサ・ユニット(20)、前記第3のプロセッサ・ユニット(30)が、双方向非同期通信チャンネル(12、23)により相互につながれているシステム。 --A third processor that can function as a unit of interface between the series of sensors (41, ..., 4k, ..., 4n, 36, 37) and the series of actuators (38, 39). A bidirectional asynchronous communication channel (12) includes a unit (30), the first processor unit (10), the second processor unit (20), and the third processor unit (30). , 23) are connected to each other.
  2. 2
    The system attaches the second processor unit (20) to the first processor unit (10) and the second processor unit (20) to the third processor unit (30), respectively. A claim comprising connecting communication channels (12, 23), wherein there is no direct communication channel between the first processor unit (10) and the third processor unit (30). System related to 1. 前記システムが、前記第2のプロセッサ・ユニット(20)を前記第1のプロセッサ・ユニット(10)に、前記第2のプロセッサ・ユニット(20)を前記第3のプロセッサ・ユニット(30)にそれぞれつなぐ通信チャンネル(12、23)を含み、前記第1のプロセッサ・ユニット(10)と前記第3のプロセッサ・ユニット(30)との間に直接の通信チャンネルがないことを特徴とする、請求項1に係るシステム。
  3. 7
    The second processor unit (20) and the third processor unit (30) are:前記第2のプロセッサ・ユニット(20)、及び前記第3のプロセッサ・ユニット(30)が: - 前記一連のセンサ(41、...、4k、...、4n、36、37)によって得られたデータを、前記第3のプロセッサ・ユニット(30)から前記第2のプロセッサ・ユニット(20)へ送信すること;--The data obtained by the series of sensors (41, ..., 4k, ..., 4n, 36, 37) is transferred from the third processor unit (30) to the second processor unit (30). Send to 20);- 前記第3のプロセッサ・ユニット(30)の操作状態を確かめるため、前記第2のプロセッサ・ユニット(20)から前記第3のプロセッサ・ユニット(30)へ問い質すこと;--Question from the second processor unit (20) to the third processor unit (30) in order to confirm the operating status of the third processor unit (30);- 前記第2のプロセッサ・ユニット(20)から前記第3のプロセッサ・ユニット(30)へ、前記一連の制御要素(28、29)から来る指令を求める要求を送ること;--Sending a request from the second processor unit (20) to the third processor unit (30) for a command coming from the series of control elements (28, 29);- 前記第2のプロセッサ・ユニット(20)からの選択的再起動の機能によって、静止状態にある前記第3のプロセッサ・ユニット(30)を少なくとも部分的(31、32)に操作すること;--Manipulating the quiescent third processor unit (30) at least partially (31, 32) by the function of selective restart from the second processor unit (20);- 制御信号(35)を介して前記第3のプロセッサ・ユニット(30)から前記第2のプロセッサ・ユニット(20)への情報の伝達を選択的に可能にすること、の内、少なくとも1つの機能を果たすことができるよう構成されていることを特徴とする、請求項1から請求項6のいずれか一に係るシステム。 --At least one of the ability to selectively allow the transmission of information from the third processor unit (30) to the second processor unit (20) via the control signal (35). A system according to any one of claims 1 to 6, characterized in that it is configured to perform a function.
  4. 8
    The second processor unit (20) is:前記第2のプロセッサ・ユニット(20)が: - 前記通信チャンネル(12、23)を管理するよう構成された通信プロセッサ(201)と;--With a communication processor (201) configured to manage the communication channels (12, 23);- 前記一連の制御要素(28、29)のインターフェースとして作用する入力回路(203)と、を含むことを特徴とする、請求項1から請求項7のいずれか一に係るシステム。 -A system according to any one of claims 1 to 7, characterized in that it includes an input circuit (203) that acts as an interface for the series of control elements (28, 29).
  5. 9
    The third processor unit (30) is:前記第3のプロセッサ・ユニット(30)が: - 前記一連のセンサのサブ・セット(41、...、4k、...、4n)に関して無線式のインターフェースとして作用する各第1のプロセッサ(32)と、 - 前記一連のセンサの他のサブ・セット(36、37)と前記一連のアクチュエータ(38、39)との間の少なくとも1つに関するインターフェースとして作用することができる第2の制御プロセッサ(31)と、を含むことを特徴とする、請求項1から請求項8のいずれか一に係るシステム。 --Each first processor (32) acting as a wireless interface for the subset of sensors (41, ..., 4k, ..., 4n), and --others of the series of sensors. It comprises a second control processor (31) that can act as an interface for at least one between the subset (36, 37) and the series of actuators (38, 39). , A system according to any one of claims 1 to 8.