Nova Patents
JP5114490B2

Edge connect wafer level stacking

Abstract

This record has no abstract on file.

JP5114490B2, drawing sheet 1
Sheet 1 of 44

Term

Projected expiry 9 October 2027.

  1. Priority
  2. Filed
  3. Granted
  4. Today
  5. Projected expiry

29 claims: 20 independent, 9 dependent

  1. 1
    第1のウエハの鋸レーンを第2のウエハの対応する鋸レーンに位置合わせすることによって、要素を形成するステップであって、 第1のウエハの 第1の 鋸 レーン を第2のウエハの 対応する第1の 鋸 レーン に、一方のウエハの前記 第1の 鋸 レーン が他方のウエハの前記 第1の 鋸 レーン の上方に位置するように、位置合わせする ことを含み、 前記第1および第2のウエハの各々は、 前記各ウエハの前記第1の 鋸 レーン において 隣接している 複数の超小型電子素子を備え、各超小型電子素子が、前記 第1の 鋸 レーン に向かって延在する複数のトレースを有している、ステップと、 前記第1のウエハの前記 第1の 鋸 レーン および前記第2のウエハの前記 第1の 鋸 レーン に位置合わせされた複数の開口を 前記第1および第2のウエハ に形成するステップであって、各開口は、 前記 超小型電子素子の いずれか1つ の単一トレース のみ を露出させ、 これによって、前記第1の鋸レーンに位置合わせされた前記複数の開口に複数のトレースを露出させる 、ステップと、 前記露出した複数のトレースの少なくともいくつかに、リードを電気的に接続させるステップと を含むことを特徴とする、積層パッケージを製造する方法。
  2. 2
    前記第1および第2の鋸レーンの各々は、第1の方向に延在する長さを有し、前記複数の開口の内の互いに隣接する開口は、前記第1の方向において離間され、互いに絶縁されることを特徴とする請求項1に記載の方法 。
  3. 3
    前記開口の少なくともいくつか の各々 は、前記第1のウエハの 前記いずれか1つの 超小型電子素子の単一トレース のみ および前記第2のウエハの 前記いずれか1つの 超小型電子素子の単一トレース のみ を露出させることを特徴とする請求項1に記載の方法。
  4. 4
    前記リードは、前記第1および第2のウエハの1つの面の上に位置する第1の端を備えていることを特徴とする請求項1に記載の方法。
  5. 5
    前記リードの前記第1の端は、導電バンプを備えていることを特徴とする請求項4に記載の方法。
  6. 6
    前記第1のウエハおよび前記第2のウエハを前記鋸レーンに沿って複数のアセンブリに分断するステップをさらに含み、各アセンブリは、複数の積層超小型電子素子および露出したリードを備えていることを特徴とする請求項1に記載の方法。
  7. 7
    前記リードを電気的に接続する前記ステップは、前記複数の開口内の前記露出したトレースと接触する導体を形成することを含み、各アセンブリの前記導体は、前記第1の鋸レーンに沿って、前記リードが前記導体の分断された部分を備えるように、分断されることを特徴とする請求項6に記載の方法。
  8. 8
    前記導体を形成することは、前記開口内に導体材料を堆積させることを含むことを特徴とする請求項7に記載の方法。
  9. 9
    前記導体を形成することは、前記開口を金属によって充填させることを含むことを特徴とする請求項7に記載の方法。
  10. 10
    前記鋸レーンにおいて互いに接続された複数の付加的な超小型電子素子を備える少なくとも1つの付加的なウエハの前記鋸レーンを前記第1および第2のウエハの前記鋸レーンに位置合わせするステップであって、前記複数の超小型電子素子は、前記鋸レーンに向かって延在する付加的なトレースを有している、位置合わせするステップをさらに含み、前記開口を形成するステップ中に、前記付加的な超小型電子素子の少なくとも1つの前記付加的なトレースの内の単一トレースが露出することを特徴とする請求項1に記載の方法。
  11. 11
    第1の積層サブアセンブリおよび前記第1の積層サブアセンブリの一部の上に位置する第2の積層サブアセンブリであって、各積層サブアセンブリは、面を有する少なくとも第1の超小型電子素子および前記第1の超小型電子素子の面の上に平行に延在する面を有する第2の超小型電子素子を備え、前記第1および第2の超小型電子素子の各々は、前記各面から離れる方に延在するエッジを有すると共に、前記各面において、少なくとも1つの前記エッジの近くに延在する複数のトレースを有し、前記第1および第2の積層サブアセンブリの各々は、前記複数のトレースの少なくともいくつかに接続された接点を備えている、第1の積層サブアセンブリおよび第2の積層サブアセンブリと、 前記第1の積層サブアセンブリの前記接点を前記第2の積層サブアセンブリの前記接点に導電接続するボンドワイヤと を備えていることを特徴とする積層超小型電子アセンブリ。
  12. 12
    前記第1および第2のサブアセンブリの各々は、面を有し、前記複数の接点の少なくともいくつかは、前記第1および第2のサブアセンブリの前記面の少なくとも1つに露出していることを特徴とする請求項 11 に記載の積層超小型電子アセンブリ。
  13. 13
    前記第1および第2の積層サブアセンブリの各々は、面および前記面から離れる方に延在するエッジを有し、前記第1の積層サブアセンブリの前記面は、前記第1の積層サブアセンブリの前記面の前記接点が前記第2の積層サブアセンブリの前記面を超えて延在するように、前記第2の積層サブアセンブリの前記面を超えて延在していることを特徴とする請求項 11 に記載の積層超小型電子アセンブリ。
  14. 14
    第1のサブアセンブリおよび前記第1のサブアセンブリの下に位置する第2のサブアセンブリを含む複数のサブアセンブリを備えている積層超小型電子パッケージであって、 各サブアセンブリは、前面および前記前面から離れた後面を有し、前記第2のサブアセンブリの前記前面は、前記第1のサブアセンブリの後面と向き合い、前記第1および第2のサブアセンブリの各々は、前記前面に露出している複数の前接点、 前記前面および前記後面との間に延在する 少なくとも1つのエッジ 面 、および前記少なくとも1つのエッジ 面 の近くに延在する複数の前トレースを備え、前記第2のサブアセンブリは、前記後面に露出している複数の後接点、および前記少なくとも1つのエッジ 面 の近くの前記後接点から前記第1または第2のサブアセンブリの少なくとも1つの前記複数の前接点の少なくともいくつかに延在する複数の後トレースを有し 、前記第1のサブアセンブリのエッジ面および前記第2のサブアセンブリのエッジ面は、前記積層超小型パッケージの側壁を画定する共平面であ ることを特徴とする積層超小型電子パッケージ。
  15. 15
    前記複数のサブアセンブリの各々は、少なくとも1つの超小型電子チップを備えていることを特徴とする請求項 14 に記載の積層超小型電子パッケージ。
  16. 16
    請求項 15 に記載の積層超小型電子パッケージを備えるアセンブリであって、少なくともいくつかのパッケージ接点に導電接続される端子を有する回路パネルをさらに備え、前記パッケージ接点は、前記第2のサブアセンブリの前記後接点および前記複数のサブアセンブリの1つの前記前接点からなる群から選択されることを特徴とするアセンブリ。
  17. 17
    付加的な超小型電子チップをさらに備え、前記付加的な超小型電子チップは、前記付加的な超小型電子チップの面が前記第1および第2のサブアセンブリの1つの面と向き合って、前記積層超小型パッケージに接合されていることを特徴とする請求項 16 に記載のアセンブリ。
  18. 18
    前記付加的な超小型電子チップの接点は、前記1つのサブアセンブリの前記前接点にワイヤボンドによって接合されていることを特徴とする請求項 17 に記載のアセンブリ。
  19. 19
    前記付加的な超小型電子チップの前記接点を前記1つのサブアセンブリの前記前接点に接合する導電塊をさらに備えていることを特徴とする請求項 17 に記載のアセンブリ。
  20. 20
    前記付加的な超小型電子チップは、マイクロコントローラを含んでいることを特徴とする請求項 17 に記載のアセンブリ。
  21. 21
    前記複数のサブアセンブリ内の前記超小型電子チップの少なくとも1つは、前記少なくとも1つの超小型電子チップを前記1つのサブアセンブリの前記前接点の1つから遮断し、前記付加的な超小型電子チップを前記前接点の一つに接続することによって、前記付加的な超小型電子チップと置き換え可能であることを特徴とする請求項 17 に記載のアセンブリ。
  22. 22
    ボンドワイヤをさらに備え、前記ボンドワイヤは、前記1つのサブアセンブリの前記前接点を前記回路パネルの前記端子に導電接続するようになっていることを特徴とする請求項 17 に記載のアセンブリ。
  23. 23
    前記付加的な超小型電子チップの前記接点を前記1つのサブアセンブリの前記前接点に接合する導体塊をさらに備えていることを特徴とする請求項 22 に記載のアセンブリ。
  24. 24
    ボンドワイヤをさらに備え、前記ボンドワイヤは、前記付加的な超小型電子チップの接点を前記回路パネルの前記端子に導電接続するようになっていることを特徴とする請求項 17 に記載のアセンブリ。
  25. 25
    前記回路パネルの前記端子を前記1つのサブアセンブリの前記露出している前接点に接合する導体塊をさらに備えていることを特徴とする請求項 16 に記載のアセンブリ。
  26. 26
    前記第2のサブアセンブリの前記後面に接合された付加的な超小型電子チップをさらに備え、前記付加的な超小型電子チップは、前記回路パネルの端子に導電接続される接点を有していることを特徴とする請求項 25 に記載のアセンブリ。
  27. 27
    ボンドワイヤをさらに備え、前記ボンドワイヤは、付加的な超小型電子チップの前記接点を前記回路パネルの前記端子に接合するようになっていることを特徴とする請求項 26 に記載のアセンブリ。
  28. 28
    前記回路パネルの前記端子を第2のサブアセンブリの後接点に接合する導体塊をさらに備えていることを特徴とする請求項 16 に記載のアセンブリ。
  29. 29
    前記1つのサブアセンブリの前記前接点と導通する接点を有する付加的な超小型電子チップをさらに備えていることを特徴とする請求項 28 に記載のアセンブリ。
Independent claims29