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JP5052575B2

Nonvolatile semiconductor memory device

Abstract

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JP5052575B2, drawing sheet 1
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  1. 1
    メモリ部と制御部とを備え、 前記メモリ部は、 第1メモリストリングと、第1配線と、第2メモリストリングと、第2配線と、 第3メモリストリングと、 を有し、 前記第1メモリストリングは、第1メモリセル群と、第1選択トランジスタと、を有し、 前記第1メモリセル群は、直列に接続された複数の第1メモリトランジスタを有し、 前記複数の第1メモリトランジスタのそれぞれは、第1半導体層に形成されたチャネルを含み、第1制御ゲートを有し、電気的にデータの書き換えが可能であり、 前記第1選択トランジスタは、前記第1メモリセル群の一方の端の側に設けられ、前記第1半導体層に形成されたチャネルを含み、第1選択ゲートを有し、 前記第2メモリストリングは、第2メモリセル群と、第2選択トランジスタと、を有し、 前記第2メモリセル群は、直列に接続された複数の第2メモリトランジスタを有し、 前記複数の第2メモリトランジスタのそれぞれは、前記第1半導体層と電気的に分離された第2半導体層に形成されたチャネルを含み、前記第1制御ゲートに電気的に接続された制御ゲートを有し、電気的にデータの書き換えが可能であり、 前記第2選択トランジスタは、前記第2メモリセル群の一方の端の側に設けられ、前記第2半導体層に形成されたチャネルを含み、第1選択ゲートと接続された選択ゲートを有し、 前記第3メモリストリングは、第3メモリセル群と、第3選択トランジスタと、を有し、 前記第3メモリセル群は、直列に接続された複数の第3メモリトランジスタを有し、 前記複数の第3メモリトランジスタのそれぞれは、前記第1半導体層及び前記第2半導体層と電気的に分離された第3半導体層に形成されたチャネルを含み、第2制御ゲートを有し、電気的にデータの書き換えが可能であり、 前記第3選択トランジスタは、前記第3メモリセル群の一方の端の側に設けられ、前記第3半導体層に形成されたチャネルを含み、第2選択ゲートを有し、 前記第1配線は、前記第1選択トランジスタの前記第1メモリセル群とは反対の側で前記第1半導体層に接続され、 前記第3選択トランジスタの前記第3メモリセル群とは反対の側で前記第3半導体層に接続され、 前記第2配線は、前記第2選択トランジスタの前記第2メモリセル群とは反対の側で前記第2半導体層に接続され、 前記制御部は、前記第1メモリトランジスタのうちの選択セルトランジスタの電荷保持層への正孔の注入、及び、前記電荷保持層からの電子の引き抜き、の少なくともいずれかを行う選択消去動作の際に、 前記第1配線に第1電圧を印加し、 前記選択セルトランジスタの選択セルゲートに前記第1電圧よりも低い第2電圧を印加し、 前記選択セルトランジスタ以外の前記第1メモリトランジスタの非選択セルゲートに、前記第1電圧以下で前記第2電圧よりも高い第3電圧を印加し、 前記第1選択ゲートに前記第1電圧以下で前記第3電圧以上の第4電圧を印加し、 前記第2配線に、前記第2電圧よりも高く前記第3電圧以下の第5電圧、または、前記第2電圧を印加 し、 前記第3メモリトランジスタの前記第2制御ゲートに、前記第3電圧よりも低い第6電圧を印加し、 前記第2選択ゲートに、前記第3電圧よりも低い第7電圧を印加する ことを特徴とする不揮発性半導体記憶装置。
  2. 2
    メモリ部と制御部とを備え、 前記メモリ部は、 第1メモリストリングと、第1配線と、第2メモリストリングと、第2配線と、第3メモリストリングと、 第1他部配線と、第2他部配線と、 を有し、 前記第1メモリストリングは、 第1メモリセル群と、第1選択トランジスタと、 第1他部メモリセル群と、第1他部選択トランジスタと、第1接続部トランジスタと、 を有し、 前記第1メモリセル群は、直列に接続された複数の第1メモリトランジスタを有し、 前記複数の第1メモリトランジスタのそれぞれは、第1半導体層に形成されたチャネルを含み、第1制御ゲートを有し、電気的にデータの書き換えが可能であり、 前記第1選択トランジスタは、前記第1メモリセル群の一方の端の側に設けられ、前記第1半導体層に形成されたチャネルを含み、第1選択ゲートを有し、 前記第1他部選択トランジスタは、前記第1メモリセル群の前記第1選択トランジスタとは反対の側に設けられ、前記第1半導体層に形成されたチャネルを含み、第1他部選択ゲートを有し、 前記第1接続部トランジスタは、前記第1メモリセル群と前記第1他部選択トランジスタとの間に設けられ、前記第1半導体層に形成されたチャネルを含み、第1接続部ゲートを有し、 前記第1他部メモリセル群は、前記第1他部選択トランジスタと前記第1接続部トランジスタとの間に設けられ、直列に接続された複数の第1他部メモリトランジスタを有し、 前記複数の第1他部メモリトランジスタのそれぞれは、第1半導体層に形成されたチャネルを含み、第1他部制御ゲートを有し、電気的にデータの書き換えが可能であり、 前記第2メモリストリングは、 第2メモリセル群と、第2選択トランジスタと、 第2他部メモリセル群と、第2他部選択トランジスタと、第2接続部トランジスタと、 を有し、 前記第2メモリセル群は、直列に接続された複数の第2メモリトランジスタを有し、 前記複数の第2メモリトランジスタのそれぞれは、前記第1半導体層と電気的に分離された第2半導体層に形成されたチャネルを含み、第2制御ゲートを有し、電気的にデータの書き換えが可能であり、 前記第2選択トランジスタは、前記第2メモリセル群の一方の端の側に設けられ、前記第2半導体層に形成されたチャネルを含み、第2選択ゲートを有し、 前記第2他部選択トランジスタは、前記第2メモリセル群の前記第2選択トランジスタとは反対の側に設けられ、前記第2半導体層に形成されたチャネルを含み、第2他部選択ゲートを有し、 前記第2接続部トランジスタは、前記第2メモリセル群と前記第2他部選択トランジスタとの間に設けられ、前記第2半導体層に形成されたチャネルを含み、前記第1接続部ゲートに電気的に接続された接続部ゲートを有し、 前記第2他部メモリセル群は、前記第2他部選択トランジスタと前記第2接続部トランジスタとの間に設けられ、直列に接続された複数の第2他部メモリトランジスタを有し、 前記複数の第2他部メモリトランジスタのそれぞれは、第2半導体層に形成されたチャネルを含み、前記第1他部制御ゲートに電気的に接続された制御ゲートを有し、電気的にデータの書き換えが可能であり、 前記第3メモリストリングは、第3メモリセル群と、第3選択トランジスタと、第3他部メモリセル群と、第3他部選択トランジスタと、第3接続部トランジスタと、を有し、 前記第3メモリセル群は、直列に接続された複数の第3メモリトランジスタを有し、 前記複数の第3メモリトランジスタのそれぞれは、前記第1半導体層及び前記第2半導体層と電気的に分離された第3半導体層に形成されたチャネルを含み、前記第1制御ゲートに電気的に接続された制御ゲートを有し、電気的にデータの書き換えが可能であり、 前記第3選択トランジスタは、前記第3メモリセル群の一方の端の側に設けられ、前記第3半導体層に形成されたチャネルを含み、前記第1選択ゲートと接続された選択ゲートを有し、 前記第3他部選択トランジスタは、前記第3メモリセル群の前記第3選択トランジスタとは反対の側に設けられ、前記第3半導体層に形成されたチャネルを含み、前記第1他部選択ゲートと接続された選択ゲートを有し、 前記第3接続部トランジスタは、前記第3メモリセル群と前記第3他部選択トランジスタとの間に設けられ、前記第3半導体層に形成されたチャネルを含み、第2接続部ゲートを有し、 前記第3他部メモリセル群は、前記第3他部選択トランジスタと前記第3接続部トランジスタとの間に設けられ、直列に接続された複数の第3他部メモリトランジスタを有し、 前記複数の第3他部メモリトランジスタのそれぞれは、第3半導体層に形成されたチャネルを含み、前記第1他部制御ゲートに電気的に接続され、電気的にデータの書き換えが可能であり、 前記第1配線は、前記第1選択トランジスタの前記第1メモリセル群とは反対の側で前記第1半導体層に接続され、前記第2選択トランジスタの前記第2メモリセル群とは反対の側で前記第2半導体層に接続され、 前記第2配線は、前記第3選択トランジスタの前記第3メモリセル群とは反対の側で前記第3半導体層に接続され、 前記第1他部配線は、前記第1他部選択トランジスタの前記第1他部メモリセル群とは反対の側で前記第1半導体層に接続され、 前記第3他部選択トランジスタの前記第3他部メモリセル群とは反対の側で前記第3半導体層に接続され、 前記第2他部配線は、前記第2他部選択トランジスタの前記第2他部メモリセル群とは反対の側で前記第2半導体層に接続され、 前記制御部は、 前記第1メモリトランジスタのうちの選択セルトランジスタの電荷保持層への正孔の注入、及び、前記電荷保持層からの電子の引き抜き、の少なくともいずれかを行う選択消去動作の際に、 前記第1配線に第1電圧を印加し、 前記選択セルトランジスタの選択セルゲートに前記第1電圧よりも低い第2電圧を印加し、 前記選択セルトランジスタ以外の前記第1メモリトランジスタの非選択セルゲートに、前記第1電圧以下で前記第2電圧よりも高い第3電圧を印加し、 前記第1選択ゲートに前記第1電圧以下で前記第3電圧以上の第4電圧を印加し、 前記第2配線に、前記第2電圧よりも高く前記第3電圧以下の第5電圧、または、前記第2電圧を印加し、 前記第2メモリトランジスタの前記第2制御ゲートに、前記第3電圧よりも低い第6電圧を印加し、 前記第2選択ゲートに、前記第3電圧よりも低い第7電圧を印加し、 前記第1他部配線に前記第5電圧または前記第2電圧を印加し、 前記第1他部制御ゲートに前記第3電圧を印加し、 前記第1他部選択ゲートに前記第3電圧よりも低い前記第8電圧を印加し、 前記第1接続部ゲートに前記第1電圧よりも低く前記第2電圧よりも高い第9電圧を印加し、 前記第2他部配線に前記第2電圧を印加し、 前記第2制御ゲートに前記第6電圧を印加し、 前記第2選択ゲートに前記第8電圧を印加し、 前記第2他部選択ゲートに前記第8電圧を印加することを特徴とす る不 揮発性半導体記憶装置。
  3. 3
    メモリ部と制御部とを備え、 前記メモリ部は、 第1メモリストリングと、第1配線と、第1他部配線と、第1ベース配線と、を有し、 前記第1メモリストリングは、第1メモリセル群と、第1他部メモリセル群と、第1選択トランジスタと、第1他部選択トランジスタと、第1接続部トランジスタと、を有し、 前記第1メモリセル群は、直列に接続された複数の第1メモリトランジスタを有し、 前記複数の第1メモリトランジスタのそれぞれは、第1ベース半導体層に接触して設けられた第1半導体層に形成されたチャネルを含み、第1制御ゲートを有し、電気的にデータの書き換えが可能であり、 前記第1選択トランジスタは、前記第1メモリセル群の一方の端の側に設けられ、前記第1半導体層に形成されたチャネルを含み、第1選択ゲートを有し、 前記第1他部選択トランジスタは、前記第1メモリセル群の前記第1選択トランジスタとは反対の側に設けられ、前記第1半導体層に形成されたチャネルを含み、第1他部選択ゲートを有し、 前記第1接続部トランジスタは、前記第1メモリセル群と前記第1他部選択トランジスタとの間に設けられ、前記第1半導体層に形成されたチャネルを含み、第1接続部ゲートを有し、 前記第1他部メモリセル群は、前記第1他部選択トランジスタと前記第1接続部トランジスタとの間に設けられ、直列に接続された複数の第1他部メモリトランジスタを有し、 前記複数の第1他部メモリトランジスタのそれぞれは、前記第1半導体層に形成されたチャネルを含み、第1他部制御ゲートを有し、電気的にデータの書き換えが可能であり、 前記第1配線は、前記第1選択トランジスタの前記第1メモリセル群とは反対の側で前記第1半導体層に接続され、 前記第1他部配線は、前記第1他部選択トランジスタの前記第1他部メモリセル群とは反対の側で前記第1半導体層に接続され、 前記第1ベース配線は、前記第1ベース半導体層に接続され、 前記制御部は、前記第1メモリトランジスタのうちの選択セルトランジスタの電荷保持層への正孔の注入、及び、前記電荷保持層からの電子の引き抜き、の少なくともいずれかを行う選択消去動作の際に、 前記第1配線及び前記第1他部配線に第1電圧を印加する、または、前記第1配線及び前記第1他部配線を浮遊状態に設定し、 前記選択セルトランジスタの選択セルゲートに前記第1電圧よりも低い第2電圧を印加し、 前記選択セルトランジスタ以外の前記第1メモリトランジスタの非選択セルゲートに、前記第1電圧よりも低く前記第2電位よりも高い第3電圧を印加し、 前記第1他部制御ゲートに、前記第3電圧を印加し、 前記第1選択ゲート及び第1他部選択ゲートに前記第1電圧よりも低く前記第2電圧よりも高い第10電圧を印加し、 前記第1接続部ゲートに、前記第1電圧よりも低く前記第2電位よりも高い第11電圧を印加し、 前記第1ベース配線に前記第1電圧を印加することを特徴とする不揮発性半導体記憶装置。
  4. 4
    前記メモリ部は、第2メモリストリングをさらに有し、 前記第2メモリストリングは、第2メモリセル群と、第2他部メモリセル群と、第2選択トランジスタと、第2他部選択トランジスタと、第2接続部トランジスタと、を有し、 前記第2メモリセル群は、直列に接続された複数の第2メモリトランジスタを有し、 前記複数の第2メモリトランジスタのそれぞれは、第2ベース半導体層に接触して設けられ前記第1半導体層と電気的に分離された第2半導体層に形成されたチャネルを含み、第2制御ゲートを有し、電気的にデータの書き換えが可能であり、 前記第2選択トランジスタは、前記第2メモリセル群の一方の端の側に設けられ、前記第2半導体層に形成されたチャネルを含み、第2選択ゲートを有し、 前記第2他部選択トランジスタは、前記第2メモリセル群の前記第2選択トランジスタとは反対の側に設けられ、前記第2半導体層に形成されたチャネルを含み、第2他部選択ゲートを有し、 前記第2接続部トランジスタは、前記第2メモリセル群と前記第2他部選択トランジスタとの間に設けられ、前記第2半導体層に形成されたチャネルを含み、第2接続部ゲートを有し、 前記第2他部メモリセル群は、前記第2他部選択トランジスタと前記第2接続部トランジスタとの間に設けられ、直列に接続された複数の第2他部メモリトランジスタを有し、 前記複数の第2他部メモリトランジスタのそれぞれは、前記第2半導体層に形成されたチャネルを含み、第2他部制御ゲートを有し、電気的にデータの書き換えが可能であり、 前記第1配線は、前記第2選択トランジスタの前記第2メモリセル群とは反対の側で前記第2半導体層にさらに接続され、 前記第1他部配線は、前記第2他部選択トランジスタの前記第2他部メモリセル群とは反対の側で前記第2半導体層にさらに接続され、 前記第1ベース配線は、前記第2ベース半導体層にさらに接続され、 前記制御部は、前記選択消去動作の際に、さらに、 前記第2制御ゲート及び前記第2他部制御ゲートに前記第3電圧を印加し、 前記第2選択ゲート及び第2他部選択ゲートに前記第10電圧を印加し、 前記第2接続部ゲートに、前記第11電圧を印加することを特徴とする請求項 3 記載の不揮発性半導体記憶装置。
  5. 5
    前記メモリ部は、第3メモリストリングと、第2配線と、第2他部配線と、第2ベース配線と、をさらに有し、 前記第3メモリストリングは、第3メモリセル群と、第3他部メモリセル群と、第3選択トランジスタと、第3他部選択トランジスタと、第3接続部トランジスタと、を有し、 前記第3メモリセル群は、直列に接続された複数の第3メモリトランジスタを有し、 前記複数の第3メモリトランジスタのそれぞれは、第3ベース半導体層に接触して設けられ前記第1半導体層及び前記第2半導体層と電気的に分離された第3半導体層に形成されたチャネルを含み、前記第1制御ゲートと接続され、電気的にデータの書き換えが可能であり、 前記第3選択トランジスタは、前記第3メモリセル群の一方の端の側に設けられ、前記第3半導体層に形成されたチャネルを含み、前記第1選択ゲートに接続され、 前記第3他部選択トランジスタは、前記第3メモリセル群の前記第3選択トランジスタとは反対の側に設けられ、前記第3半導体層に形成されたチャネルを含み、前記第1他部選択ゲートに接続され、 前記第3接続部トランジスタは、前記第3メモリセル群と前記第3他部選択トランジスタとの間に設けられ、前記第3半導体層に形成されたチャネルを含み、前記第1接続部ゲートに接続され、 前記第3他部メモリセル群は、前記第3他部選択トランジスタと前記第3接続部トランジスタとの間に設けられ、直列に接続された複数の第3他部メモリトランジスタを有し、 前記複数の第3他部メモリトランジスタのそれぞれは、前記第3半導体層に形成されたチャネルを含み、前記第1他部制御ゲートに接続され、電気的にデータの書き換えが可能であり、 前記第2配線は、前記第3選択トランジスタの前記第3メモリセル群とは反対の側で前記第3半導体層に接続され、 前記第2他部配線は、前記第3他部選択トランジスタの前記第3他部メモリセル群とは反対の側で前記第3半導体層に接続され、 前記第2ベース配線は、前記第3ベース半導体層に接続され、 前記制御部は、前記選択消去動作の際に、さらに、 前記第2配線及び前記第2他部配線に、前記第1電圧よりも低く前記第2電位よりも高い第12電圧を印加する、または、前記第2配線及び前記第2他部配線を浮遊状態に設定し、 前記第2ベース配線に前記第1電圧よりも低く前記第2電位よりも高い第13電圧を印加する、または、前記第2ベース配線を浮遊状態に設定することを特徴とする請求項 4 記載の不揮発性半導体記憶装置。
Independent claims5