Nova Patents
JP4940643B2

Power supply noise resistance testing circuit and power supply noise resistance testing method

Abstract

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JP4940643B2, drawing sheet 1
Sheet 1 of 5

Term

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Expired 8 December 2025, 0.8 years ago.

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14 claims: 11 independent, 3 dependent

  1. 1
    半導体チップ上に形成される機能ブロックのデータ入力部にテストパターンを印加すると共に、前記機能ブロックの給電部に電源ノイズを重畳した電圧を供給して前記機能ブロックの電源ノイズ耐性を検査する電源ノイズ耐性検査回路であって、 前記機能ブロックの周辺又は内部に設けられ、前記電源ノイズを生成する電源ノイズ生成回路と、 該電源ノイズ生成回路の電源部と前記機能ブロックの電源部とを接続し、前記電源ノイズを伝搬させる接続路とを備え てな る と共に、 前記電源ノイズ生成回路は、複数段のノイズ生成回路から構成され、前記ノイズ生成回路の出力部に前記機能ブロックの稼動時にオンチップキャパシタが接続されている ことを特徴とする電源ノイズ耐性検査回路。
  2. 2
    前記電源ノイズ生成回路は、前記電源ノイズを生成させる駆動制御手段とを備えることを特徴とする請求項1記載の電源ノイズ耐性検査回路。
  3. 3
    前記機能ブロックの電源部は、前記機能ブロックの主電源であることを特徴とする請求項1又は2記載の電源ノイズ耐性検査回路。
  4. 4
    前記機能ブロックの電源部は、前記機能ブロックの主電源以外の電源であることを特徴とする請求項1又は2記載の電源ノイズ耐性検査回路。
  5. 5
    前記ノイズ生成回路の出力部は、正相の出力部と逆相の出力部とを有し、各出力部毎に前記機能ブロックの稼動時にオンチップキャパシタが接続されることを特徴とする請求項 1 記載の電源ノイズ耐性検査回路。
  6. 6
    前記ノイズ生成回路は、前記駆動制御手段から出力されるノイズ信号と基準電位とを前記駆動制御手段から出力されるテストモード信号によって選択する第1のセレクタと、クロック信号と基準電位とを前記駆動制御手段から出力されるテストモード信号によって選択する第2のセレクタと、前記第1のセレクタの出力に接続される第1の入力と前記第2のセレクタの出力に接続される第2の入力とを有する双安定回路と、該双安定回路の出力に接続されるドライバとからなり、該ドライバの出力に前記機能ブロックの稼動時にオンチップキャパシタが接続されることを特徴とする請求項 2 記載の電源ノイズ耐性検査回路。
  7. 7
    前記ノイズ 生成回路は、前段の前記ドライバの出力信号が前記ノイズ信号として当該段の前記第1のセレクタに供給され、前記クロック信号が当該段の第2のセレクタに供給され、当該段の前記ドライバの出力信号が前記ノイズ信号として次段の前記第1のセレクタの出力に供給され、前記クロック信号が次段の第2のセレクタに供給されることを特徴とする請求項 6 記載の電源ノイズ耐性検査回路。
  8. 8
    前記ノイズ 生成回路は、初段が、前記駆動制御手段から出力されるノイズ信号と基準電位とを前記駆動制御手段から出力されるテストモード信号によって選択する第1のセレクタと、クロック信号と基準電位とを前記駆動制御手段から出力されるテストモード信号によって選択する第2のセレクタと、前記第1のセレクタの出力に接続される第1の入力と前記第2のセレクタの出力に接続される第2の入力とを有する双安定回路と、該双安定回路の出力に接続される第1のドライバとを有し、該第1のドライバの出力に前記機能ブロックの稼動時にオンチップキャパシタが接続される構成とされ、次段は、前記第1のドライバの出力に接続される第 2 のドライバを有し、該第 2 のドライバの出力に前記機能ブロックの稼動時にオンチップキャパシタが接続される構成とされ、前記次段以降の各段も前記次段と同様に構成されることを特徴とする請求項 2 記載の電源ノイズ耐性検査回路。
  9. 9
    前記ノイズ生成回路は、初段が、前記駆動制御手段から出力されるノイズ信号と基準電位とを選択する第1のセレクタと、クロック信号と基準電位とを選択する第2のセレクタと、前記第1のセレクタの出力に接続される第1の入力及び前記第2のセレクタの出力に接続される第2の入力並びに正相出力及び逆相出力を有する双安定回路と、該双安定回路の正相出力に接続される第1のドライバと、前記双安定回路の逆相出力に接続される第2のドライバとを有し、前記第1のドライバの出力に前記機能ブロックの稼動時にオンチップキャパシタが接続され、前記第2のドライバの出力に前記機能ブロックの稼動時にオンチップキャパシタが接続される構成とされ、次段以降の各段は、前記第1のドライバの出力信号を順次伝搬する正相のノイズデータ伝搬系を構成するセレクタ、双安定回路及びドライバを有し、該ドライバの出力に前記機能ブロックの稼動時にオンチップキャパシタが接続さ れ て構成され、前記第 2 のドライバの出力信号を順次伝搬する逆相のノイズデータ伝搬系を構成するセレクタ、双安定回路及びドライバを有し、該ドライバの出力に前記機能ブロックの稼動時にオンチップキャパシタが接続さ れ て構成されることを特徴とする請求項 2 記載の電源ノイズ耐性検査回路。
  10. 10
    前記オンチップキャパシタは、半導体素子から構成され、該半導体素子の制御電極は前記ノイズ生成回路の出力部に接続されることを特徴とする請求項 1、6、8又は9 記載の電源ノイズ耐性検査回路。
  11. 11
    前記オンチップキャパシタは、第1の導電形の電界効果型トランジスタと、導電形が前記第1の導電形とは逆極性である第 2 の導電形の電界効果型トランジスタと、出力が前記第2の導電形の電界効果型トランジスタのゲートに接続されるインバータとからなり、前記第1の導電形の電界効果型トランジスタのゲートと前記インバータの入力とが前記ドライバの出力に接続されることを特徴とする請求項 10 記載の電源ノイズ耐性検査回路。
  12. 12
    前記第1のドライバに接続さる前記オンチップキャパシタは、第1の導電形の電界効果型トランジスタで、前記第 2 のドライバに接続される前記オンチップキャパシタは、導電形が前記第1の導電形とは逆極性である第 2 の導電形の電界効果型トランジスタであることを特徴とする請求項 9 記載の電源ノイズ耐性検査回路。
  13. 13
    半導体チップ上に形成される機能ブロックのデータ入力部にテストパターンを印加すると共に、前記機能ブロックの給電部に電源ノイズを重畳した電圧を供給して前記機能ブロックの電源ノイズ耐性を検査する電源ノイズ耐性検査回路であって、 前記機能ブロックの周辺又は内部に設けられ、前記電源ノイズを生成する電源ノイズ生成回路と、 該電源ノイズ生成回路の電源部と前記機能ブロックの電源部とを接続し、前記電源ノイズを伝搬させる接続路とを備えてなると共に、 前記電源ノイズ生成回路は、複数段のノイズ生成回路から構成され、該ノイズ生成回路は、 駆動制御手段 から出力されるノイズ信号と基準電位とを前記駆動制御手段から出力されるテストモード信号によって選択する第1のセレクタと、クロック信号と基準電位とを前記駆動制御手段から出力されるテストモード信号によって選択する第2のセレクタと、前記第1のセレクタの出力に接続される第1の入力と前記第2のセレクタの出力に接続される第2の入力とを有する双安定回路と、該双安定回路の出力に接続されるドライバとからなることを 特徴とする電源ノイズ耐性検査回路 。
  14. 14
    半導体チップ上に形成される機能ブロックのデータ入力部にテストパターンを印加すると共に、前記機能ブロックの給電部に電源ノイズを重畳した電圧を供給して前記機能ブロックの電源ノイズ耐性を検査する電源ノイズ耐性検査方法であって、 前記機能ブロックの外周又は内部に形成された請求項 1乃至13 のいずれか一に記載の電源ノイズ耐性検査回路の前記電源ノイズ生成回路の電源から前記電源ノイズを前記機能ブロックの電源へ供給することを特徴とする電源ノイズ耐性検査方法。
Independent claims14