Nova Patents
JP4933542B2

A method to extend the physical reach of an infiniband network

Abstract

This record has no abstract on file.

JP4933542B2, drawing sheet 1
Sheet 1 of 3

Term

Term ended

Expired 17 July 2026, 0.2 years ago.

  1. Priority
  2. Filed
  3. Granted
  4. Expired
  5. Today

41 claims: 19 independent, 22 dependent

  1. 1
    インフィニバンド・パケットを、長距離接続を介して搬送する方法であって、 インフィニバンド・パケットを送信インフィニバンド・インターフェースから受信すること、 受信したインフィニバンド・パケットを 長距離接続(WAN) のプロトコル内でカプセル化すること、 前記カプセル化されたインフィニバンド・パケットを、前記送信インフィニバンド・インターフェースと受信インフィニバンド・インターフェースとを接続している前 記W A Nを 介して送信ユニット、すなわち前 記W A Nに よって送信すること、 前記カプセル化されたインフィニバンド・パケットを受信ユニットで受信すること、 前記 受信ユニットで前記カプセル化を除去しかつ前記インフィニバンド・パケットを回復することによって受信されたインフィニバンド・パケットをカプセル化解除すること、 128Ki B(=210byte) を越えてバルク・バッファ・メモリで回復したインフィニバンド・パケットをバッファリングすること、 不 十分なキャパシティゆえに受信バルク・バッファ・メモリによっ てパ ケット が廃棄されないように、前記WANを介してインフィニバンド・パケットのフローをクレジット管理ユニットによって統制する こと、 を含み インフィニバンド物理リンク状態機械とインフィニバンド型のフロー制御 を、 前 記W A Nを 介して維持する方法。
  2. 2
    前記プロトコルが、OSI7レイヤ参照モデルであり、レイヤ1、レイヤ2、レイヤ3、レイヤ4からなるグループから選択される、請求項1に記載の方法。
  3. 3
    前記 カプセル化されたインフィニバンド ・パケット を送信することが、インフィニバンド・リンク距離を、前記WANを介して、約100kmより大きい距離に延長することをさらに含む、請求項1または2に記載の方法。
  4. 4
    リンク距離を増大することが、前記リンク上で告知され るク レジットを、 仮想レーン( VL ) 当た り1 2 8 KiBを越えて増大することをさらに含む、請求項3に記載の方法。
  5. 5
    使 用可能な 前記 クレジットを増大することが、告知されるクレジット・ブロック当たりのバイト数を増大することを含む、請求項4に記載の方法。
  6. 6
    使 用可能な 前記 クレジットを増大することが、告知当たりのクレジット・ブロックの数を増大することを含む、請求項4に記載の方法。
  7. 7
    使 用可能な 前記 クレジットを増大することが、クレジット・ブロックの数および各告知内のブロック当たりのバイト数を共に増大することを含む、請求項4に記載の方法。
  8. 8
    不十分なキャパシティゆえに受信バルク・バッファ・メモリによってパケットが廃棄されないように、10ギガビット/秒を超える最大入口帯域幅を有し、同時に10ギガビット/秒を超える出口帯域幅を維持する ことを含む、請求項1から7のいずれか一項に記載の方法。
  9. 9
    前記インフィニバンド物理リンク状態機械を維持することが、非インフィニバンド・パケットを前記WAN全体にわたって交換することをさらに含み、非インフィニバンド・パケットを交換することにより、エンド・トゥ・エンドの経路が前記WAN内に存在することが立証され、パケットの前記交換が、PPP LCPパケット、イーサネット(登録商標)ARP交換、TCPセッション初期化、ATM SVCの確立からなるグループから選択される、請求項1から8のいずれか一項に記載の方法。
  10. 10
    インフィニバンド型のフロー制御を維持することが、前記WANポート上で受信されたパケットを、128KiBを越えるバッファ・メモリ内でバッファ リング することをさらに含む、請求項1から9のいずれか一項に記載の方法。
  11. 11
    論理回路からなる、インフィニバンド・パケットを搬送する装置であって、 インフィニバンド経路指定およびQOSコンポーネントに結合されたインフィニバンド・インターフェースを備え、 前記インフィニバンド経路指定およびQOSブロックのインフィニバンドからWANへの経路が、カプセル化/カプセル化解除コンポーネント(ENCAP)に結合され、 前記ENCAPコンポーネントの インフィニバンド からWANへの経路が、WANインターフェースに結合され、 前記WANインターフェースのWANから インフィニバンド への経路が、ENCAPコンポーネントに結合され、 前記ENCAPコンポーネントのWANから インフィニバンド への経路が、バルク・バッファ・メモリに結合され、 前記バルク・バッファ・メモリが、インフィニバンド・インターフェースの前記WANから インフィニバンド への経路に結合され、 クレジット管理ユニットが、前記WANのためにクレジットを生成し、前記インフィニバンド・インターフェース上にバック・プレッシャを生成し、 前記ENCAPコンポーネントが、クレジット・データをカプセル化およびカプセル化解除するために、前記クレジット管理ユニットに結合され、 管理ブロックが、インフィニバンド・サブネット管理エージェント、WANエンド・トゥ・エンド・ネゴシエーション、および管理サービスを提供する装置。
  12. 12
    各方向で同時に、インフィニバンド・パケットの毎秒約1ギガバイトの転送速度を維持することができる、請求項11に記載の装置。
  13. 13
    前記インフィニバンド・インターフェースが、WANクロック・ドメインからインフィニバンド・クロック・ドメインに移行するために、追加のフロー制御バッファ用ユニットを含む、請求項11または12に記載の装置。
  14. 14
    前記ENCAPコンポーネントが、IPv6、IPv6内のUDP、IPv6内のDCCP、ATM AAL5、またはGFPのいずれかを含む複数のネットワークをサポートすることができる、請求項11、12、または13に記載の装置。
  15. 15
    前記WANインターフェースが、 SONET/SDH、10GBASE-R、インフィニバンド、10GBASE-Wのいずれかを含めて、複数のネットワーク・フォーマットをサポートすることができるフレーマ・ユニットと、 SONET/SDH、10GBASE-R、またはインフィニバンドのいずれかをサポートすることができる光サブシステムと をさらに備える、請求項11から14のいずれか一項に記載の装置。
  16. 16
    前記光サブシステムがさらに、単独で、またはSONET/SDHマルチプレクサ、光再生器、パケット・ルータ、セル・スイッチなど他の機器と結合されたとき、IBTAインフィニバンド・アーキテクチャのリリース1.2によって指定されている距離より大きい距離に到達することができる、請求項15に記載の装置。
  17. 17
    さらに複数のFIFO構造を備え、 前記バルク・バッファ・メモリが、前記パケットが受信された順序と異なる順序で、前記複数のFIFO構造からパケットを取り出すことができる、請求項11から16のいずれか一項に記載の装置。
  18. 18
    前記クレジット管理ユニットが 、ク レジット・ブロック・サイズを増大すること、および/または告知当たりのブロックの数を増大することにより、前記インフィニバンド仕様によって規定されているものより多くのクレジットを告知する、請求項11から17のいずれか一項に記載の装置。
  19. 19
    前 記管理ブロックが、 汎用プロセッサと、 前記WANインターフェースおよび 前記インフィニバンド・ インターフェースの双方でパケットを送信および受信するための機構と をさらに備える、請求項11から18のいずれか一項に記載の装置。
  20. 20
    前記バルク・バッファ・メモリが、 複数のDDR2メモリ・モジュール(DIMMS)をさらに備え、 制御論理が、前記DDR2メモリ内で複数のFIFO構造を維持し、 各FIFO構造が、WANからインフィニバンドへのVLをバッファ リング するために使用され、 確実に、前記インフィニバンド・インターフェースでの輻輳によりパケットが廃棄されないようにするために、前記メモリからの前記パケットの流れが調節される、請求項11から19のいずれか一項に記載の装置。
  21. 21
    各方向で同時に、インフィニバンド・パケットの毎秒1ギガバイトの最大転送速度を維持するための、請求項11に記載の装置であって、 WANクロック・ドメインから インフィニバンド・ クロック・ドメインに移行するための、追加のフロー制御バッファ用ユニットをさらに備え、 前記ENCAPコンポーネントが、IPv6、IPv6内のUDP、IPv6内のDCCP、ATM AAL5、またはGFPのいずれかを含む複数のネットワークをサポートすることができ、 SONET/SDH、10GBASE-R、インフィニバンド、10GBASE-Wのいずれかを含めて、複数のネットワーク・フォーマットをサポートすることができるフレーマ・ユニットと、 SONET/SDH、10GBASE-R、またはインフィニバンドのいずれかをサポートすることができる、結合された光サブシステムとをさらに備え、 前記光サブシステムがさらに、単独で、またはSONET/SDHマルチプレクサ、光再生器、パケット・ルータ、セル・スイッチなど他の機器と結合されたとき、IBTAインフィニバンド・アーキテクチャのリリース1.2によって指定されている距離より大きい距離に到達することができ、 前記バルク・バッファ・メモリが、前記パケットが受信された順序と異なる順序で、前記複数のFIFO構造からパケットを取り出すことができ、前記バルク・バッファ・メモリが、 複数のDDR2メモリ・モジュール(DIMMS)をさらに備え、 制御論理が、前記DDR2メモリ内で複数のFIFO構造を維持し、 各FIFO構造が、WANからインフィニバンドへのVLをバッファ リング するために使用され、 確実に、前記インフィニバンド・インターフェースでの輻輳によりパケットが廃棄されないようにするために、前記メモリからの前記パケットの流れが調節され、 前記クレジット管理が 、ク レジット・ブロック・サイズを増大すること、および/または告知当たりのブロックの数を増大することにより 、イ ンフィニバンド仕様によって規定されているものより多くのクレジットを告知し、 前記管理ブロックが、 汎用プロセッサと、 前記WANインターフェースおよび 前記インフィニバンド・ インターフェースの双方でパケットを送信および受信するための機構と をさらに備える装置。
  22. 22
    前記ENCAPコンポーネントが、ヌル・カプセル化を実行し、インフィニバンド・パケットを無変更で放出する、請求項11から21のいずれか一項に記載の装置。
  23. 23
    前記バルク・バッファ・メモリが、 複数のSRAMメモリ・チップをさらに備え、 制御論理が、前記 SRAMメモリ・チップ 内で複数のFIFO構造を維持し、 各FIFO構造が、WANからインフィニバンドへのVLをバッファ リング するために使用され、 確実に、前記インフィニバンド・インターフェースでの輻輳によりパケットが廃棄されないようにするために、前記メモリからの前記パケットの流れが調節される、請求項11から22のいずれか一項に記載の装置。
  24. 24
    前記SRAMメモリ・チップがQDR2 SRAMである、請求項23に記載の装置。
  25. 25
    前記バルク・バッファ・メモリが、複数のSRAMメモリ・チップを備え、 制御論理が、前記 SRAMメモリ・チップ 内で複数のFIFO構造を維持し、 各FIFO構造が、WANからインフィニバンドへのVLをバッファ リング するために使用され、 確実に、前記インフィニバンド・インターフェースでの輻輳によりパケットが廃棄されないようにするために、前記メモリからの前記パケットの流れが調節される、請求項21に記載の装置。
  26. 26
    前記インフィニバンド・パケットが、IPv6パケット のペ イロード構造内に配置される、請求項11から25のいずれか一項に記載の装置。
  27. 27
    前記クレジット・データが、IPv6ヘッダ内の拡張ヘッダ内で符号化される、請求項11から26のいずれか一項に記載の装置。
  28. 28
    前記ENCAPコンポーネントが、IEEE802.3ae clause49によって規定されている66/64bコーディング・スキームに適合する形で、インフィニバンド・パケットをフレーム化し、 前記ENCAPコンポーネントが、前記clause49に適合するフレーミングを除去し、前記元のインフィニバンド・パケットを回復することができる、請求項11から 27 のいずれか一項に記載の装置。
  29. 29
    前記クレジット・データが、66/64bコードにおいて、順序付けられたセットで符号化される、請求項 28 に記載の装置。
  30. 30
    前記インフィニバンド・パケットが、IPv6パケットまたはIPv4パケット内で担持されるUDPまたはDCCPデータグラム のペ イロード構造内に配置される、請求項11から 29 のいずれか一項に記載の装置。
  31. 31
    前記インフィニバンド・パケットが、ATMアダプテーション・レイヤ5(AAL5)に従って、ATMセルにセグメント化される、請求項11から 29 のいずれか一項に記載の装置。
  32. 32
    前記インフィニバンド・パケットが、ジェネリック・フレーミング・プロトコル・パケット のペ イロード構造内に配置され、SONET/SDHフレーム内に配置される、請求項11から 29 のいずれか一項に記載の装置。
  33. 33
    前記クレジット・データが、前記カプセル化 のペ イロード構造内で符号化される、請求項11から 32 のいずれか一項に記載の装置。
  34. 34
    第1のデバイスに結合された第1のインフィニバンド・ファブリックと、 第2のデバイスに結合された第1のデバイスと、 第2のインフィニバンド・ファブリックに結合された第2のデバイスとを備え、 前記第1および第2のデバイスが、さらに、 インフィニバンド・パケットを 長距離接続(WAN) のネットワーク・プロトコル内にカプセル化およびカプセル化解除するための論理回路と、 前記インフィニバンド・パケットを 、128KiBを超える受信バルク・バッファ・メモリ内に バッファ リング するための論理回路と、 10kmを超える長距離接続のインフィニバンド・パケットの流れを調節して、不十分なキャパシティゆえに受信バルク・バッファ・メモリによってパケットが廃棄されないように、前記WANを介してインフィニバンド・パケットのフローを調節するための論理回路と、 前記カプセル化されたインフィニバンド・パケットを搬送するネットワーク・インターフェースとで構成されるシステム。
  35. 35
    前記第1のデバイスと第2のデバイスが、延長されたWANネットワークを介してさらに間接的に結合され、前記延長されたWANネットワークが、SONET/SDHマルチプレクサ、光再生器、パケット・ルータ、セル・スイッチのうちの1つまたは複数を備える、請求項 34 に記載のシステム。
  36. 36
    E NCAPコンポーネントへのパケットの流速が、 各エンド・ デバイスによって、ネットワーク内の条件および管理構成に基づいて、可能な最大速度以下に制限されてもよい、請求項 34 または 35 に記載のシステム。
  37. 37
    前記2つのデバイス間の、パケットまたはセルによってスイッチまたは経路指定されるネットワーク出口をさらに備え、 2つより多いデバイスをこのネットワークに接続することができ、 各エンド・デバイスが、パケットをカプセル化し、複数の宛先デバイスにアドレッシングすることができる、請求項 34 、 35 、または 36 に記載のシステム。
  38. 38
    請求項21に記載の装置をさらに備える、請求項 34 から 37 のいずれか一項に記載のシステム。
  39. 39
    請求項25に記載の装置をさらに備える、請求項 34 から 37 のいずれか一項に記載のシステム。
  40. 40
    引き離された ローカル識別子( LID ) アドレス空間および異なるサブネット・プリフィックスを有する2つのインフィニバンド・ファブリックと、 前記デバイスに一体化されたパケット経路指定コンポーネントとをさらに備え、 論理回路が、 グローバル・ルート・ヘッダ( GRH ) 内 の宛 先 グローバル識別子( GID ) を調べることによって、所与のインフィニバンド・パケットの前記LIDアドレスを決定し、 論理回路が、前記GRHからの情報を使用して、前記インフィニバンド・パケットの前記LID、 サービスレベル( SL ) 、VL、または他のコンポーネントを置き換えることができる、請求項 34 から 37 のいずれか一項に記載のシステム。
  41. 41
    インフィニバンド・リンク距離を、前記WANを介して、10kmより大きい距離に延長するために、前記バルク・バッファ・メモリが128KiBを越える、請求項11から33のいずれか一項に記載の装置。
Independent claims41