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JP4668331B2

Providing a peripheral component interconnect (PCI)-compatible transaction level protocol for a system on a chip (SoC)

Abstract

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Expires 27 May 2029.

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14 claims: 10 independent, 4 dependent

  1. 1
    システム・オン・チップ(SoC) であって、 パソコン(PC)プロトコルにより、第1の構成部分と通信し、高度拡張可能インタフェース(AXI)又はオープン・コア・プロトコル(OCP)プロトコルに対応する第2のプロトコルにより、第1のインタフェースと通信するよう単一の半導体ダイ上に適合されたアダプタであって、前記第1のインタフェースが、前記単一の半導体ダイ上に適合され、前記アダプタに第1の相互接続によって結合され、前記第1のインタフェースは、前記第1の構成部分から受信されたトランザクションのアドレス変換及び配列を行うアダプタと、 前記第1のインタフェースと第2の相互接続との間のトランザクションを通信するために前記第1のインタフェースと第2の相互接続との間に結合された第1の物理装置とを備え、 前 記単一の半導体ダイ上に適合された複数の異種リソース、 及び 前記第1のインタフェースは 、前記第2の相互接続を介して 結合させ られ るよう前記単一の半導体ダイ上に適合され、前記複数の異種リソースはそれぞれ、知的資産(IP)コア及びshimを含み、前記shimは、修正なし で 前記IPコアが、対応するIPコアを 前記SoCに 組み入れることを可能にするために前記IPコアの前記PCプロトコルのヘッダを実現し、前記 SoC は、前記PCプロトコルを動作し、前記IPコアは前記第2のプロトコルによって動作する SoC 。
  2. 2
    請求項1記載の SoC であって、前記第1のインタフェースは前記PCプロトコルの構成サイクルを前記第2のプロトコルの形式に変換し、前記PCプロトコルは、周辺構成部分相互接続(PCI)プロトコルに対応する SoC 。
  3. 3
    請求項2記載の SoC であって、前記第1のインタフェースは、再配置可能なPCIアドレスをAXI/OCPアドレスに変換するためのアドレス変換を行う SoC 。
  4. 4
    請求項1記載の SoC であって、前記第1のインタフェースは、前記複数の異種リソースにわたって共通の動作を行い、各shimは、対応するIPコアに特有の動作を行う SoC 。
  5. 5
    請求項4記載の SoC であって、前記共通の動作はアドレス変換及び配列を含み、前記特有の動作は 電 力管理及びエラー処理を含む SoC 。
  6. 6
    請求項1記載の SoC であって、前記第2の相互接続が相互接続ファブリックを含む SoC 。
  7. 7
    請求項6記載の SoC であって、前記複数の異種リソースのうちの対応する異種リソースに第2のインタフェースをそれぞれが結合させる複数の第2の物理装置を更に備える SoC 。
  8. 8
    請求項2記載の SoC であって、前記第1のインタフェースはPCIヘッダへのアクセスを、対応するshimにルーティングし、前記shimは、対応するIPコアのPCIヘッダを実現し、前記第1のインタフェースは更に、装置メモリ空間へのアクセスを、前記対応するshimにルーティングする SoC 。
  9. 9
    請求項8記載の SoC であって、前記対応するshimは、前記PCIヘッダへの読出・書込動作全てを消費し、他のトランザクションを、前記対応するIPコアに通信する SoC 。
  10. 10
    システムであって、 プロセッサと、 前記プロセッサに結合されたホスト・インタフェースであって、前記プロセッサをメモリ及びアダプタに結合させ、前記アダプタは、前記ホスト・インタフェースに結合されて、 周辺構成部分相互接続(PCI) プロトコルによって通信し、高度拡張可能インタフェース(AXI)に対応する第2のプロトコル、 又は オープン・コア・プロトコル(OCP)プロトコ ル により、第2のインタフェースに通信し、前記第2のインタフェースは、第1の相互接続により、前記アダプタに結合され、前記第2のインタフェースは、前記プロセッサから受信されたトランザクションのアドレス変換及び配列を行うホスト・インタフェースと、 前記第2のインタフェースと第2の相互接続との間のトランザクションを通信するために前記第2のインタフェースと第2の相互接続との間に結合された第1の物理装置とを備え、 複 数の異種リソース 及び 前記第2のインタフェースは、 前記第2の相互接続を介して 結合させ られ 、前記複数の異種リソースはそれぞれ、知的資産(IP)コア及びshimを含み、前記shimは、修正なしでシステムに、前記IPコアが、対応するIPコアを組み入れることを可能にするために前記IPコアの前記 PCI プロトコルのヘッダを実現し、前記システムは、前記 PCI プロトコルによって動作し、前記IPコアは前記第2のプロトコルによって動作するシステム。
  11. 11
    請求項10記載のシステムであって、ウルトラ・モバイル・システムを備え、前記プロセッサは、前記 PCI プロトコルを使用してPCオペレーティング・システムを実行するシステム。
  12. 12
    請求項11記載のシステムであって、前記第2のインタフェースは、前記 PCI プロトコルの構成サイクルを前記第2のプロトコルの形式に変換し 、 前記第2のインタフェースは、再配置可能なPCIアドレスをAXI/OCPアドレスに変換するためにアドレス変換を行うシステム。
  13. 13
    請求項12記載のシステムであって、前記第2のインタフェースは、前記複数の異種リソースにわたって共通の動作を行い、各shimは、対応するIPコアに特有の動作を行い、前記共通の動作は、前記アドレス変換、及び前記配列を含み、前記特有の動作は、 電 力管理及びエラー処理を含むシステム。
  14. 14
    請求項12記載のシステムであって、前記第2のインタフェースは、PCIヘッダへのアクセスを、対応するshimにルーティングし、前記shimは、対応するIPコアのPCIヘッダを実現し、前記第2のインタフェースは更に、装置メモリ空間へのアクセスを、対応するshimにルーティングし、前記対応するshimは前記PCIヘッダへの読出・書込動作全てを消費し、他のトランザクションを前記対応するIPコアに通信するシステム。
Independent claims14