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JP4597553B2

Processing modules for computer architecture for broadband networks

Abstract

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JP4597553B2, drawing sheet 1
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Term

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Expired 8 March 2024, 2.5 years ago.

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29 claims: 2 independent, 27 dependent

  1. 1
    コンピュータ・プロセッサにおいて、 複数の第1処理ユニットを有し、各々の前記第1処理ユニットが、前記第1処理ユニットに関連づけられたローカル・メモリを含み、 前記第1処理ユニットによるデータの処理を制御する第2処理ユニットを有し、 前記第2処理ユニットが、前記データを前記第1処理ユニットの前記ローカル・メモリへ転送指示し、前記第1処理ユニットで、前記第1処理ユニットの前記ローカル・メモリの前記データを処理するように作動可能であり、 前記データはプログラムに関連づけられたものであり、 前記第1処理ユニットは、前記プログラムとプログラムに関連づけられたデータを処理するものであり、 前記第2処理ユニットは、前記第1処理ユニットによる前記プログラムとプログラムに関連づけられたデータの処理を制御し、 更に、前記第2処理ユニットは、前記プログラムと前記プログラムに関連付けられたデータを前記第1処理ユニットの前記ローカル・メモリへ転送指示し、前記第1処理ユニットで、前記第1処理ユニットの前記ローカル・メモリの前記プログラムと前記プログラムに関連付けられたデータを処理するように作動可能であり、 前記第1処理ユニットは、前記プログラムと前記プログラムと関連づけられたデータとが格納されるメイン・メモリにアクセスが可能であり、 前記第2処理ユニットは、前記メイン・メモリに格納されたプログラムと前記プログラムと関連付けられたデータを前記第1処理ユニットの前記ローカル・メモリへ転送指示し、 前記メイン・メモリが、複数のメモリ・ロケーションを含み、各々の前記メモリ・ロケーションが当該メモリ・ロケーションに関連付けられたメモリ・セグメントを含み、 前記各々のメモリ・セグメントには、前記メモリ・セグメントと関連付けられたメモリ・ロケーションに格納されたデータが最新のものであるか否かを示す状態情報が記録され、 前記状態情報が、前記メモリ・セグメントと関連付けられたメモリ・ロケーションに格納された前記データが最新のものではないことを示す場合に、第1処理ユニットから前記データの読み出し要求があった場合には、当該データの読み出しを阻止するとともに、当該読み出し要求を行った第1処理ユニットの識別子と当該第1処理ユニットと関連付けられたローカル・メモリの内の記憶位置とが前記メモリ・セグメントに記録され、 前記データが最新のものに更新された場合には、当該更新されたデータが、前記識別子が記録された前記第1処理ユニットの前記記録された記憶位置へと転送されるよう構成されている、プロセッサ。
  2. 2
    請求項1に記載のプロセッサにおいて、前記メイン・メモリがダイナミック・ランダム・アクセス・メモリであることを特徴とするプロセッサ。
  3. 3
    請求項1に記載のプロセッサにおいて、前記第1処理ユニットの各々が単一命令、複数データ・プロセッサであることを特徴とするプロセッサ。
  4. 4
    請求項1に記載のプロセッサにおいて、前記第1処理ユニットの各々が、1組のレジスタと、複数の浮動小数点演算ユニットと、前記1組のレジスタと前記複数の浮動小数点演算ユニットとを接続する1以上のバスとを含むことを特徴とするプロセッサ。
  5. 5
    請求項4に記載のプロセッサにおいて、前記第1処理ユニットの各々が、複数の整数演算ユニットと、前記複数の整数演算ユニットと前記1組のレジスタとを接続する1以上のバスとをさらに含むことを特徴とするプロセッサ。
  6. 6
    請求項1に記載のプロセッサにおいて、光インターフェースと、光導波路とをさらに有し、前記光インターフェースが、前記プロセッサによって生成された電気信号を、前記プロセッサから伝送するための光信号に変換するとともに、前記プロセッサまで伝送された光信号を電気信号に変換することが可能で、前記光導波路が前記光信号を伝送するために前記光インターフェースと接続されていることを特徴とするプロセッサ。
  7. 7
    請求項1に記載のプロセッサにおいて、前記ローカル・メモリがスタティック・ランダム・アクセス・メモリであることを特徴とするプロセッサ。
  8. 8
    請求項1に記載のプロセッサにおいて、画素データを生成するレンダリング・エンジンと、前記画素データを一時的に格納するフレーム・バッファと、前記画素データをビデオ信号に変換する表示制御装置と、をさらに有することを特徴とするプロセッサ。
  9. 9
    請求項1に記載のプロセッサにおいて、前記プログラムと関連付けられた前記データがスタック・フレームを含むことを特徴とするプロセッサ。
  10. 10
    請求項1に記載のプロセッサにおいて、前記各々の第1処理ユニットが、制御装置を有し、前記プログラムと前記関連付けられたデータの前記処理時、前記メイン・メモリから前記第1処理ユニットに関連付けられたローカル・メモリへ前記データの転送を指示することを特徴とするプロセッサ。
  11. 11
    請求項1に記載のプロセッサにおいて、前記メイン・メモリが、複数のメモリ・バンク・コントローラと、前記第1処理ユニットの各々と前記メイン・メモリとの間で接続を行うためのクロス・バー・スイッチとを有することを特徴とするプロセッサ。
  12. 12
    請求項1に記載のプロセッサにおいて、前記各々の第1処理ユニットが、前記メモリ・ロケーションからのデータの読み出し、あるいは、前記メモリ・ロケーションへのデータの書き込みを禁止する手段をさらに有することを特徴とするプロセッサ。
  13. 13
    請求項1に記載のプロセッサにおいて、ダイレクト・メモリ・アクセス・コントローラをさらに有することを特徴とするプロセッサ。
  14. 14
    請求項13に記載のプロセッサにおいて、前記第2処理ユニットが、前記ダイレクト・メモリ・アクセス・コントローラにコマンドを出すことによって、前記プログラムと、前記プログラムと関連付けられた前記データとを、前記第1処理ユニットに関連付けられたローカル・メモリへ転送を命令することと、前記コマンドに応答して、前記ダイレクト・メモリ・アクセス・コントローラが、前記プログラムを前記第1処理ユニットに関連付けられたローカル・メモリへ転送することを特徴とするプロセッサ。
  15. 15
    請求項14に記載のプロセッサにおいて、前記第1処理ユニットが、前記ダイレクト・メモリ・アクセス・コントローラにコマンドを出すことによって、前記プログラムを処理するために、前記メイン・メモリから、前記第1処理ユニットに関連付けられたローカル・メモリへ前記データを転送を命令することと、前記コマンドに応答して、前記ダイレクト・メモリ・アクセス・コントローラが、前記第1処理ユニットに関連付けられたローカル・メモリへ前記データを転送することを特徴とするプロセッサ。
  16. 16
    請求項15に記載のプロセッサにおいて、前記第1処理ユニットが、前記ダイレクト・メモリ・アクセス・コントローラにコマンドを出すことによって、前記第1処理ユニットに関連付けられたローカル・メモリから、前記プログラムの前記処理の結果データを、前記メイン・メモリへ転送する命令を出すことと、前記コマンドに応答して、前記ダイレクト・メモリ・アクセス・コントローラが、前記第1処理ユニットに関連付けられたローカル・メモリから、前記メイン・メモリへ前記結果データを転送することを特徴とするプロセッサ。
  17. 17
    処理装置において、 複数の第1処理ユニットを有して成る1つ以上のプロセッサ・モジュールを有し、前記第1処理ユニットのそれぞれは当該第1処理ユニットに関連づけられたローカル・メモリを備え、 前記第1処理ユニットによるデータの処理を制御する第2処理ユニットを有し、 前記第2処理ユニットが、前記データを前記第1処理ユニットのローカル・メモリへ転送指示し、その後、前記第1処理ユニットが、前記ローカル・メモリから前記データを処理するように作動可能であり、 前記データは、プログラムに関連づけられたものであり、 前記第1処理ユニットは、前記プログラムとプログラムに関連づけられたデータを処理するものであり、 前記第2処理ユニットは、前記第1処理ユニットによる前記プログラムと前記プログラムに関連付けられたデータの処理を制御するものであり、 前記第2処理ユニットが、前記プログラムと前記プログラムに関連付けられたデータを前記第1処理ユニットのローカル・メモリへ転送指示し、その後、前記第1処理ユニットが、前記ローカル・メモリから前記プログラムと前記プログラムと関連付けられたデータを処理するように作動可能であり、 前記プログラムと前記プログラムに関連付けられたデータを格納するためのメイン・メモリを更に有し、 前記第2処理ユニットは、前記プログラムと前記プログラムに関連付けられたデータを前記メイン・メモリから前記ローカル・メモリへ転送指示することによって、前記第1処理ユニットに前記プログラムを処理する指示を出し、 前記メイン・メモリが、複数のメモリ・ロケーションを含み、各々の前記メモリ・ロケーションが当該メモリ・ロケーションに関連付けられたメモリ・セグメントを含み、 前記各々のメモリ・セグメントには、前記メモリ・セグメントと関連付けられたメモリ・ロケーションに格納されたデータが最新のものであるか否かを示す状態情報が記録され、 前記状態情報が、前記メモリ・セグメントと関連付けられたメモリ・ロケーションに格納された前記データが最新のものではないことを示す場合に、第1処理ユニットから前記データの読み出し要求があった場合には、当該データの読み出しを阻止するとともに、当該読み出し要求を行った第1処理ユニットの識別子と当該第1処理ユニットと関連付けられたローカル・メモリの内の記憶位置とが前記メモリ・セグメントに記録され、 前記データが最新のものに更新された場合には、当該更新されたデータが、前記識別子が記録された前記第1処理ユニットの前記記録された記憶位置へと転送されるよう構成されている、処理装置。
  18. 18
    請求項17に記載の処理装置において、少なくとも1つの前記プロセッサ・モジュール用の前記複数の第1処理ユニットの数が8つであることを特徴とする処理装置。
  19. 19
    請求項17に記載の処理装置において、最低1つの前記プロセッサ・モジュール用の前記第1処理ユニットの数が4つであることを特徴とする処理装置。
  20. 20
    請求項17に記載の処理装置において、前記プロセッサ・モジュールの各々が、ただ1つの前記第2処理ユニットを有することを特徴とする処理装置。
  21. 21
    請求項18に記載の処理装置において、前記プロセッサ・モジュールの各々が、ダイレクト・メモリ・アクセス・コントローラをさらに有し、前記ダイレクト・メモリ・アクセス・コントローラが、前記第1処理ユニットおよび前記第2処理ユニットから出力されるコマンドに応答して、前記プログラムと前記関連付けられたデータを前記メイン・メモリと前記ローカル・メモリとの間で転送することを特徴とする処理装置。
  22. 22
    請求項17に記載の処理装置において、前記プロセッサ・モジュールの各々が、前記第1処理ユニットと前記第2処理ユニットとの通信のため1つのローカル・バスを、さらに有することを特徴とする処理装置。
  23. 23
    請求項17に記載の処理装置において、前記プロセッサ・モジュール間の通信を行うためのモジュール・バスをさらに有することを特徴とする処理装置。
  24. 24
    請求項17に記載の処理装置において、前記各々の第1処理ユニットが、複数の浮動演算ユニットと複数の整数演算ユニットを有することを特徴とする処理装置。
  25. 25
    請求項17に記載の処理装置において、1つ以上の光インターフェースをさらに有し、前記各々の光インターフェースが、前記処理装置からの伝送のために前記プロセッサ・モジュールの電気信号を光信号に変換し、また、前記処理装置へ伝送された光信号を電気信号に変換することが可能であることを特徴とする処理装置。
  26. 26
    請求項17に記載の処理装置において、前記の少なくとも1つのプロセッサ・モジュールが、画素データを生成するレンダリング・エンジンと、前記画素データを一時的に格納するフレーム・バッファと、前記画素データをビデオ信号に変換する表示制御装置と、をさらに有することを特徴とする処理装置。
  27. 27
    請求項17に記載の処理装置において、前記プロセッサ・モジュールの数が1であることを特徴とする処理装置。
  28. 28
    請求項17に記載の処理装置において、前記プロセッサ・モジュールの数が2であることを特徴とする処理装置。
  29. 29
    請求項17に記載の処理装置において、前記プロセッサ・モジュールの数が4であることを特徴とする処理装置。
Independent claims29