Nova Patents
JP4480997B2

Simd integer multiply high with round and shift

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Expired 22 December 2023, 2.8 years ago.

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4 claims: 4 independent, 0 dependent

  1. 1
    乗算上位丸めシフト処理を実行するためのコンピュータにより実現される方法であって、 当該方法は、Ｌ個のデータ要素の第１セットを有する第１レジスタにおける第１オペランドと、Ｌ個のデータ要素の第２セットを有する第２レジスタにおける第２オペランドとを特定する単一命令に応答して、 マイクロプロセッサが、 各ペアが、前記L個のデータ要素の第１セットからの第１データ要素と、前記L個のデータ要素の第２セットの対応するデータ要素位置からの第２データ要素とを有するL個のデータ要素ペアを掛け合わせ、L個の積のセットを生成するステップと、 前記L個の積のそれぞれを右に１４ビットシフトし、L個のシフトされた値を１８ビット長となるように生成するステップと、前記L個のシフトされた値のそれぞれの最下位ビット位置に“１”を付加することによって、前記L個のシフトされた値のそれぞれを丸め処理し、L個の丸められた値を生成するステップと、 前記L個の丸められた値のそれぞれを右に１ビットだけスケーリングし、L個のスケーリングされた値のセットを生成するステップと、L個の切り捨てられた値を取得するため、前記L個のスケーリングされた値から最下位の１６ビットを選択することによって、前記L個のスケーリングされた値のそれぞれを切り捨て処理し、L個の切り捨てられた値を生成するステップと、 前記単一命令の最終結果として、前記L個の切り捨てられた値を前記単一命令により示される宛先レジスタに格納するステップと、 を実行することによって前記単一命令を実行することからなり、 各切り捨て処理された値は、それのデータ要素のペアに対応するデータ要素位置に格納されることを特徴とする方法。
  2. 2
    単一命令を受け付け、該単一命令に応答して、マイクロプロセッサのハードウェア実行ユニットに２つのオペランドに対してPacked乗算上位丸めシフト処理を実行させるステップと、前記マイクロプロセッサのハードウェア実行ユニットにおいて前記単一命令を実行し、切り捨て処理された結果のセットを生成するステップと、 Packedデータ要素として宛先レジスタに前記切り捨て処理された結果のセットを格納するステップと、 から構成される方法であって、 前記Packed乗算上位丸めシフト処理は、 Packedデータ要素の第１セットの各データ要素と、Packedデータ要素の第２セットの対応するデータ要素とを乗算し、積のセットを生成し、 前記積のセットのそれぞれを右に１４ビットシフトし、その後に丸め処理して、１８ビット長となるように結果のセットを生成し、 前記結果のそれぞれから複数のビットを選択し、切り捨て処理された結果のセットを生成することから構成され、 前記単一命令は、 前記Packed乗算上位丸めシフト処理に関する情報を提供するため、前記Packed乗算上位丸めシフト処理に対する前記切り捨てられた結果のセットが、前記結果のセットの上位ビット又は下位ビットから構成されるか示すオペコードを指定する第１フィールドと、 前記Packedデータ要素の第１セットを有する第１オペランドに対して、第１ソースアドレスを指定する第２フィールドと、 前記Packedデータ要素の第２セットを有する第２オペランドに対して、第２ソースアドレスを指定する第３フィールドと、 から構成されるフォーマットを有することを特徴とする方法。
  3. 3
    単一命令に応答してPacked乗算丸めシフト処理を実行するマイクロプロセッサのハードウェア実行ユニットから構成される装置であって、 前記ハードウェア実行ユニットは、前記単一命令に応答して、 Packedデータ要素の第１セットの各データ要素と、Packedデータ要素の第２セットの対応するデータ要素とを乗算し、積のセットを生成し、シフトされた値のそれぞれの最下位ビット位置に“１”を付加することによって、前記積のセットのそれぞれを丸め処理し、結果のセットを生成し、 前記結果のセットのそれぞれを右に１４ビットシフトし、１８ビット長となるように結果の中間セットを生成し、 前記結果の中間セットのそれぞれから複数のビットを選択し、切り捨てられた結果のセットを生成し、 最終結果として前記切り捨てられた結果のセットを格納し、 前記単一命令は、 前記Packed乗算丸めシフト処理に関する情報を提供するため、前記Packed乗算上位丸めシフト処理に対する前記切り捨てられた結果のセットが、前記結果のセットの上位ビット又は下位ビットから構成されるか示すオペコードを指定する第１フィールドと、 前記Packedデータ要素の第１セットを有する第１オペランドに対して、第１ソースアドレスを指定する第２フィールドと、 前記Packedデータ要素の第２セットを有する第２オペランドに対して、第２ソースアドレスを指定する第３フィールドと、 から構成されるフォーマットを有することを特徴とする装置。
  4. 4
    第１命令を格納するメモリと、前記メモリから前記第１命令をフェッチするプロセッサと、 から構成されるシステムであって、 前記プロセッサは、前記第１命令の実行に応答して、 Packedデータ要素の第１セットの各データ要素と、Packedデータ要素の第２セットの対応するデータ要素とを乗算し、積のセットを生成し、シフトされた値のそれぞれの最下位ビット位置に“１”を付加することによって、前記積のセットのそれぞれを丸め処理し、一時的結果のセットを生成し、 前記一時的結果のセットのそれぞれをスケーリングし、スケーリングされた一時的結果のセットを生成し、 前記スケーリングされた一時的結果のそれぞれから複数のビットを選択し、切り捨て処理された結果のセットを生成し、 最終結果として前記切り捨て処理された結果のセットを格納し、 前記第１命令は、 前記Packed乗算丸めシフト処理に関する情報であって、符号付き整数のPacked乗算丸めシフト処理を示す情報を提供するオペコードであって、前記切り捨てられた結果のセットのそれぞれの上位ビットを選択するためのオペコードを指定する第１フィールドと、 前記Packedデータ要素の第１セットを有する第１オペランドに対して、第１ソースアドレスを指定する第２フィールドと、 前記Packedデータ要素の第２セットを有する第２オペランドに対して、第２ソースアドレスを指定する第３フィールドと、 から構成されるフォーマットを有することを特徴とするシステム。
Independent claims4