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JP4417112B2

Method and apparatus for selectably providing single-ended and differential signaling with controllable impedance and transition time

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Expired 19 February 2023, 3.6 years ago.

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52 claims: 34 independent, 18 dependent

  1. 1
    第1信号線および第2信号線に結合された差動駆動回路、前記第1信号線に結合された第1単一端駆動回路、および、前記第2信号線に結合された第2単一端駆動回路を用いて、単一端シグナリングおよび差動シグナリングを選択的に提供する方法であって、 単一端送信モードにおける動作のための、 前記差動駆動回路を不能にし、データ信号を前記第1単一端駆動回路の第1高側切替え素子および第1低側切替え素子に加えることと、 差動送信モードにおける動作のための、 前記データ信号を前記差動駆動回路に加えることと、 前記第1単一端駆動回路の前記第1高側切替え素子の第1終端、および前記第2単一端駆動回路の第2高側切替え素子の第2終端を可能にすることと、 前記第1単一端駆動回路の前記第1低側切替え素子、および前記第2単一端駆動回路の第2低側切替え素子を不能にすることとを含む、方法。
  2. 2
    単一端受信モードにおける動作のための、 前記差動駆動回路を不能にすることと、 前記第1単一端駆動回路の前記第1高側切替え素子の前記第1終端、および前記第1単一端駆動回路の前記第1低側切替え素子の第3終端を可能にすることと、 差動受信モードにおける動作のための、 前記差動駆動回路、前記第1単一端駆動回路の前記第1低側切替え素子、および前記第2単一端駆動回路の前記第2低側切替え素子を不能にすることと、 前記第1単一端駆動回路の前記第1高側切替え素子の前記第1終端、および前記第2単一端駆動回路の前記第2高側切替え素子の前記第2終端を可能にすることとをさらに含む、請求項1に記載の前記方法。
  3. 3
    高インピーダンスモードにおける動作のための、 前記差動駆動回路、前記第1単一端駆動回路の前記第1高側切替え素子ならびに前記第1低側切替え素子、および前記第2単一端駆動回路の前記第2高側切替え素子ならびに前記第2低側切替え素子を不能にすることをさらに含む、請求項2に記載の前記方法。
  4. 4
    複数の抵抗素子に結合された複数の切替え素子を使用して、前記第1単一端駆動回路の前記高側切替え素子の前記第1終端のインピーダンスを制御することをさらに含む、請求項1に記載の前記方法。
  5. 5
    前記複数の抵抗素子の少なくとも一部が、互いに指数関数的関係を担う、請求項4に記載の前記方法。
  6. 6
    前記複数の切替え素子への制御入力をシフトさせることによって、前記第1単一端駆動回路の前記第1高側切替え素子の前記第1終端のインピーダンスを制御することをさらに含む、請求項5に記載の前記方法。
  7. 7
    前記複数の切替え素子の前記制御入力をシフトさせることが、前記インピーダンスを指数関数的に変化させる、請求項6に記載の前記方法。
  8. 8
    前記複数の切替え素子の前記制御入力をシフトさせることが、前記インピーダンスを2倍にする、請求項6に記載の前記方法。
  9. 9
    前記複数の切替え素子の前記制御入力をシフトさせることが、前記インピーダンスを2分の1にする、請求項6に記載の前記方法。
  10. 10
    前記差動駆動回路によって生成される差動信号の遷移時間を制御するために、前記差動駆動回路に組み込まれた分布増幅器を使用することをさらに含む、請求項1に記載の前記方法。
  11. 11
    単一端シグナリングおよび差動シグナリングを選択的に提供する装置であって、 当該装置が差動送信モードであるときに2つのワイヤ上に差動信号を駆動する差動駆動回路と、 前記2つのワイヤのうちの第1ワイヤに結合された第1単一端駆動回路であって、前記第1単一端駆動回路が、第1高側切替え素子および第1低側切替え素子を有し、前記第1単一端駆動回路が、当該装置が単一端送信モードであるときに前記2つのワイヤのうちの前記第1ワイヤ上に単一端信号を駆動するように構成されている、第1単一端駆動回路と、 前記2つのワイヤのうちの第2ワイヤに結合された第2単一端駆動回路であって、前記第2単一端駆動回路が、第2高側切替え素子および第2低側切替え素子を有し、当該第2高側切替え素子が、前記差動送信モードにおいて作動するように構成されている、第2単一端駆動回路とを備える、装置。
  12. 12
    単一端シグナリングおよび差動シグナリングを選択的に提供する装置であって、 差動送信モードにおいて作動するように構成された差動駆動回路と、 前記差動駆動回路に結合された第1単一端駆動回路であって、前記第1単一端駆動回路が、第1高側切替え素子および第1低側切替え素子を有し、前記第1低側切替え素子が、単一端送信モードにおいて作動するように構成されており、前記第1高側切替え素子が、前記差動送信モードおよび単一端送信モードの両方において作動するように構成されている、第1単一端駆動回路と、 前記差動駆動回路に結合された第2単一端駆動回路であって、前記第2単一端駆動回路が、第2高側切替え素子および第2低側切替え素子を有する、第2単一端駆動回路とを備える、装置。
  13. 13
    単一端シグナリングおよび差動シグナリングを選択的に提供する装置であって、 差動送信モードにおいて作動するように構成され、差動送信モード電流シンキング能力を提供する差動駆動回路と、 前記差動駆動回路に結合された第1単一端駆動回路であって、前記第1単一端駆動回路が、第1高側切替え素子および第1低側切替え素子を有し、前記第1低側切替え素子が、単一端送信モードにおいて作動するように構成されており、前記第1低側が、単一端送信モード電流シンキング能力を提供する、第1単一端駆動回路と、 前記差動駆動回路に結合された第2単一端駆動回路であって、前記第2単一端駆動回路が、第2高側切替え素子および第2低側切替え素子を有し、当該第2高側切替え素子が、前記差動送信モードにおいて作動するように構成されている、第2単一端駆動回路とを備える、装置。
  14. 14
    単一端シグナリングおよび差動シグナリングを選択的に提供する装置であって、 差動送信モードにおいて作動するように構成されており、NMOSトランジスタを備える差動駆動回路と、 前記差動駆動回路に結合された第1単一端駆動回路であって、前記第1単一端駆動回路が、第1高側切替え素子および第1低側切替え素子を有し、前記第1低側切替え素子が、単一端送信モードにおいて作動するように構成されており、前記第1高側切替え素子が、前記差動送信モードにおいて作動するように構成されている、第1単一端駆動回路と、 前記差動駆動回路に結合された第2単一端駆動回路であって、前記第2単一端駆動回路が、第2高側切替え素子および第2低側切替え素子を有する、第2単一端駆動回路とを備える、装置。
  15. 15
    前記NMOSトランジスタが、 前記第1単一端駆動回路に結合された第1NMOSトランジスタと、 前記第2単一端駆動回路に結合された第2NMOSトランジスタと、 前記第1NMOSトランジスタ、前記第2NMOSトランジスタ、および接地電圧に結合された第3NMOSトランジスタとを備える、請求項14に記載の前記装置。
  16. 16
    前記第1単一端駆動回路が、 第1PMOSトランジスタと、 前記第1PMOSトランジスタおよび前記差動駆動回路に結合された第1抵抗素子と、 第4NMOSトランジスタと、 前記第4NMOSトランジスタおよび前記差動駆動回路に結合された第2抵抗素子とを備える、請求項15に記載の前記装置。
  17. 17
    前記第2単一端駆動回路が、 第2PMOSトランジスタと、 前記第2PMOSトランジスタおよび前記差動駆動回路に結合された第3抵抗素子と、 第5NMOSトランジスタと、 前記第5NMOSトランジスタおよび前記差動駆動回路に結合された第4抵抗素子とを備える、請求項16に記載の前記装置。
  18. 18
    前記装置が差動送信モードにあるとき、負の制御電圧が、前記第1PMOSトランジスタならびに前記第2PMOSトランジスタ、および前記第4NMOSトランジスタならびに前記第5NMOSトランジスタのゲートに印加され、差動データ信号が、前記第1NMOSトランジスタおよび前記第2NMOSトランジスタに加えられ、 前記装置が差動受信モードにあるとき、前記負の制御電圧が、前記第1PMOSトランジスタならびに前記第2PMOSトランジスタ、および前記第4NMOSトランジスタならびに前記第5NMOSトランジスタの前記ゲートと、前記第1NMOSトランジスタ、前記第2NMOSトランジスタ、および前記第3NMOSトランジスタの少なくとも1つとに加えられる、請求項17に記載の前記装置。
  19. 19
    前記装置が単一端送信モードにあるとき、負の制御電圧が、前記第1NMOSトランジスタ、前記第2NMOSトランジスタ、および前記第3NMOSトランジスタの少なくとも1つに加えられ、データ信号が、前記第1PMOSトランジスタおよび前記第4NMOSトランジスタに加えられ、 前記装置が単一端受信モードにあるとき、負の制御電圧が、前記第1PMOSトランジスタと、前記第1NMOSトランジスタ、前記第2NMOSトランジスタ、および前記第3NMOSトランジスタの少なくとも1つとに加えられ、正の制御電圧が、前記第4NMOSトランジスタに加えられる、請求項18に記載の前記装置。
  20. 20
    前記装置が高インピーダンスモードにあるとき、負の制御電圧が、前記第4NMOSトランジスタと、前記第1NMOSトランジスタ、前記第2NMOSトランジスタ、および前記第3NMOSトランジスタの少なくとも1つとに加えられ、正の制御電圧が、前記第1PMOSトランジスタに加えられる、請求項19に記載の前記装置。
  21. 21
    単一端シグナリングおよび差動シグナリングを選択的に提供する装置であって、 差動送信モードにおいて作動するように構成された差動駆動回路と、 前記差動駆動回路に結合された第1単一端駆動回路であって、前記第1単一端駆動回路が、第1高側切替え素子および第1低側切替え素子を有し、前記第1低側切替え素子が、単一端送信モードにおいて作動するように構成された、第1単一端駆動回路と、 前記差動駆動回路に結合された第2単一端駆動回路であって、前記第2単一端駆動回路が、第2高側切替え素子および第2低側切替え素子を有する、第2単一端駆動回路とを備え、 前記差動駆動回路、前記第1単一端駆動回路、および前記第2単一端駆動回路が、高インピーダンスモードにおいて作動しない、装置。
  22. 22
    前記第1単一端駆動回路に結合された制御回路であって、前記第1単一端駆動回路が、入り信号を受信していないとき、前記制御回路が、前記第1単一端駆動回路を前記高インピーダンスモードに置くように構成されることをさらに備える、請求項21に記載の前記装置。
  23. 23
    単一端シグナリングおよび差動シグナリングを選択的に提供する装置であって、 差動送信モードにおいて作動するように構成された差動駆動回路と、 前記差動駆動回路に結合された第1単一端駆動回路であって、前記第1単一端駆動回路が、第1高側切替え素子および第1低側切替え素子を有し、前記第1低側切替え素子が、単一端送信モードにおいて作動するように構成された、第1単一端駆動回路と、 前記差動駆動回路に結合された第2単一端駆動回路であって、前記第2単一端駆動回路が、第2高側切替え素子および第2低側切替え素子を有する、第2単一端駆動回路とを備え、 前記第1単一端駆動回路が、 複数の切替え素子と、 前記複数の切替え素子に結合された複数の抵抗素子であって、前記複数の切替え素子および前記複数の抵抗素子が、前記第1単一端駆動回路の制御可能インピーダンスを共動して提供するように構成される、複数の抵抗素子とを備える、装置。
  24. 24
    前記複数の抵抗素子の少なくとも一部が、互いに指数関数的関係を担う、請求項23に記載の前記装置。
  25. 25
    前記複数の切替え素子に結合された制御回路であって、前記制御回路が、前記第1単一端駆動回路の前記制御可能インピーダンスを制御するように、前記複数の切替え素子への複数の制御信号をシフトさせるように構成される、制御回路をさらに備える、請求項23に記載の前記装置。
  26. 26
    前記制御回路が、単一基準終端モードおよび中心終端モードの両方においてインピーダンス整合を提供するように、前記第1単一端駆動回路の前記制御可能インピーダンスを制御する、請求項25に記載の前記装置。
  27. 27
    単一端シグナリングおよび差動シグナリングを選択的に提供する装置であって、 差動送信モードにおいて作動するように構成された差動駆動回路と、 前記差動駆動回路に結合された第1単一端駆動回路であって、前記第1単一端駆動回路が、第1高側切替え素子および第1低側切替え素子を有し、前記第1低側切替え素子が、単一端送信モードにおいて作動するように構成されている、第1単一端駆動回路と、 前記差動駆動回路に結合された第2単一端駆動回路であって、前記第2単一端駆動回路が、第2高側切替え素子および第2低側切替え素子を有する、第2単一端駆動回路とを備え、 前記差動駆動回路および前記第1単一端駆動回路の少なくとも一方が、制御可能遷移時間を提供するために分布増幅器を使用する、装置。
  28. 28
    メモリ制御装置において単一端シグナリングを提供する方法であって、 当該メモリ制御装置内の第1信号線および第2信号線に結合された差動駆動回路を不能 にして、前記第1信号線および前記第2信号線を高インピーダンス にするステップと、 前記第1信号線上に第1単一端信号を提供するように、当該メモリ制御装置内の前記第1信号線に結合された第1単一端駆動回路を制御するステップと、 前記第2信号線上に第2単一端信号を提供するように、当該メモリ制御装置内の前記第2信号線に結合された第2単一端駆動回路を制御するステップと、 を備える、方法。
  29. 29
    前記第1信号線および第2信号線の高インピーダンスは、前記第1信号線および前記第2信号線を、前記差動駆動回路を経る電圧基準の影響から有効に隔離する、請求項 28 に記載の方法。
  30. 30
    メモリ制御装置において単一端シグナリングを提供する方法であって、 当該メモリ制御装置内の第1信号線および第2信号線に結合された差動駆動回路を不能にするステップと、 前記第1信号線上に第1単一端信号を提供するように、当該メモリ制御装置内の前記第1信号線に結合された第1単一端駆動回路を制御するステップと、 前記第2信号線を終端できるように、当該メモリ制御装置内の前記第2信号線に結合された第2単一端駆動回路を制御するステップとを備える、方法。
  31. 31
    前記差動駆動回路を不能にして、前記第1信号線および前記第2信号線を高インピーダンスにする、請求項 30 に記載の方法。
  32. 32
    前記第1信号線および第2信号線の高インピーダンスは、前記第1信号線および前記第2信号線を、前記差動駆動回路を経る電圧基準の影響から有効に隔離する、請求項 31 に記載の方法。
  33. 33
    前記第2信号線の前記終端は、前記第2信号線の単一基準終端である、請求項 30 に記載の方法。
  34. 34
    前記第2信号線の前記終端は、中心終端である、請求項 30 に記載の方法。
  35. 35
    メモリ制御装置において単一端シグナリングを提供する方法であって、 当該メモリ制御装置内の第1信号線および第2信号線に結合された差動駆動回路を不能にするステップと、 前記第1信号線上に第1単一端信号を提供するように、当該メモリ制御装置内の前記第1信号線に結合された第1単一端駆動回路を制御するステップと、 前記第2信号線を高インピーダンスにするように、当該メモリ制御装置内の前記第2信号線に結合された第2単一端駆動回路を制御するステップと、を備える、方法。
  36. 36
    前記差動駆動回路を不能にして、前記第1信号線および前記第2信号線を高インピーダンスにする、請求項 35 に記載の方法。
  37. 37
    前記第1信号線および第2信号線の高インピーダンスは、前記第1信号線および前記第2信号線を、前記差動駆動回路を経る電圧基準の影響から有効に隔離する、請求項 36 に記載の方法。
  38. 38
    前記第2信号線の前記高インピーダンスは、前記第2信号線を、前記第2単一端駆動回路を経る電圧基準の影響から有効に隔離する、請求項 35 に記載の方法。
  39. 39
    メモリ制御装置において差動シグナリングを提供する方法であって、 当該メモリ制御装置内の第1信号線に結合された第1単一端駆動回路を制御して、前記第1信号線を終端できるようにするステップと、 当該メモリ制御装置内の第2信号線に結合された第2単一端駆動回路を制御して、前記第2信号線を終端できるようにするステップと、 当該メモリ制御装置内の前記第1信号線および前記第2信号線に結合された差動駆動回路を制御して、前記第1信号線および前記第2信号線を横断して差動信号を提供するステップとを備える、方法。
  40. 40
    前記第1信号線の前記終端は、前記第1信号線の単一基準終端である、請求項 39 に記載の方法。
  41. 41
    前記第1信号線の前記終端は、前記第1信号線の中心終端である、請求項 39 に記載の方法。
  42. 42
    前記第2信号線の前記終端は、前記第2信号線の単一基準終端である、請求項 39 に記載の方法。
  43. 43
    前記第2信号線の前記終端は、前記第2信号線の中心終端である、請求項 39 に記載の方法。
  44. 44
    メモリ制御装置であって、 当該メモリ制御装置内の第1信号線および第2信号線に結合され、使用可能なときに前記第1信号線および第2信号線を横断して差動信号を提供する差動駆動回路と、 当該メモリ制御装置内の前記第1信号線に結合され、前記第1信号線に第1単一端信号を提供するか、前記第1信号線を高インピーダンスにするか、または、前記第1信号線を終端できるように構成された第1単一端駆動回路と、 当該メモリ制御装置内の前記第2信号線に結合され、前記第2信号線に第2単一端信号を提供するか、前記第2信号線を高インピーダンスにするか、または、前記第2信号線を終端できるように構成された第2単一端駆動回路とを備える、メモリ制御装置。
  45. 45
    前記第1信号線の前記終端は、前記第1信号線の単一基準終端である、請求項 44 に記載のメモリ制御装置。
  46. 46
    前記第1信号線の前記終端は、前記第1信号線の中心終端である、請求項 44 に記載のメモリ制御装置。
  47. 47
    前記第1信号線の高インピーダンスは、前記第1信号線を、前記第1単一端駆動回路を経る電圧基準の影響から有効に隔離する、請求項 44 に記載のメモリ制御装置。
  48. 48
    前記第2信号線の前記終端は、前記第2信号線の単一基準終端である、請求項 44 に記載のメモリ制御装置。
  49. 49
    前記第2信号線の前記終端は、前記第2信号線の中心終端である、請求項 44 に記載のメモリ制御装置。
  50. 50
    前記第2信号線の高インピーダンスは、前記第2信号線を、前記第2単一端駆動回路を経る電圧基準の影響から有効に隔離する、請求項 44 に記載のメモリ制御装置。
  51. 51
    前記差動駆動回路は、使用不能なときに前記第1信号線および前記第2信号線を高インピーダンスにするように構成された、請求項 44 に記載のメモリ制御装置。
  52. 52
    前記差動駆動回路によってなされた前記第1信号線および前記第2信号線の高インピーダンスは、前記第1信号線および前記第2信号線を、前記差動駆動回路を経る電圧基準の影響から有効に隔離する、請求項 51 に記載のメモリ制御装置。
Independent claims52