JP2022166328A

Method and apparatus for activating and deactivating component carriers

Abstract

Kind Code: A1 Transmitting and receiving on multiple carriers significantly increases the power consumption of a WTRU. Enabling and disabling additional component carriers on demand and on-the-fly is critical to conserving WTRU resources and providing power consumption savings. Kind Code: A1 Methods and apparatus are described for performing bandwidth aggregation by concurrently monitoring and processing a number of simultaneously non-adjacent or contiguous component carriers in the downlink. A WTRU may be configured by an eNodeB to support additional component carriers. Additional preconfigured component carriers can be used. Various methods for enabling and disabling additional component carriers are also described. [Selection drawing] Fig. 4

JP2022166328A, drawing sheet 1
Sheet 1 of 6

Term

15.9 yearsto projected expiry

Projected expiry 29 August 2042, counted from filing; an application has no term until it is granted.

  1. Priority
  2. Filed
  3. Published
  4. Today
  5. Projected expiry

16 claims: 5 independent, 11 dependent

  1. 1
    発展型ノードB(eノードB)により実装される方法であって、第1のコンポーネントキャリアを通じて、無線リソース制御(RRC)接続再構成メッセージを無線送受信ユニット(WTRU)に送信するステップであって、前記RRC接続再構成メッセージは、前記WTRUが複数の追加のコンポーネントキャリアをサポートするよう事前構成し、前記複数の追加のコンポーネントキャリアの各々は、前記WTRUによる使用に対して最初に無効化され、前記RRC接続再構成メッセージは、後続のコンポーネントキャリア有効化の間の参照のために前記複数の追加のコンポーネントキャリアの各々に割り当てられたそれぞれの識別子を示す、ステップと、前記WTRUによる使用のために前記複数の追加のコンポーネントキャリアのうちの1つまたは複数を有効化する媒体アクセス制御(MAC)制御要素(CE)を前記WTRUに送信するステップであって、前記MAC CEは、前記複数のコンポーネントキャリアのうちの1つまたは複数のどれが前記WTRUによる使用のために有効化されることになるかを示すビットフィールドを含み、前記MAC CEに含まれる前記ビットフィールドおよび前記RRC接続再構成メッセージにおける第2のコンポーネントキャリアに割り当てられた前記それぞれの識別子は、前記第2のコンポーネントキャリアが有効化されることになることを前記WTRUに示す、ステップと、前記第2のコンポーネントキャリアを通じて、物理ダウンリンク制御チャネル(PDCCH)送信を前記WTRUに送信するステップであって、前記PDCCH送信は、前記第2のコンポーネントキャリアを通じた前記WTRUのための物理ダウンリンク共有チャネル(PDSCH)送信をスケジューリングし、前記PDCCH送信は、前記MAC CEの前記ビットフィールドを介する前記第2のコンポーネントキャリアの前記有効化の後に、前記第2のコンポーネントキャリアを通じて前記WTRUへ送信される、ステップと、前記第2のコンポーネントキャリアを通じて送信された前記PDCCH送信に従って、前記第2のコンポーネントキャリアを通じて、前記PDSCH送信を前記WTRUに送信するステップと、を備える、方法。
  2. 2
    前記WTRUのための前記第2のコンポーネントキャリアに対する無効化タイマが満了となったと判定するステップと、前記第2のコンポーネントキャリアに対する前記無効化タイマが満了となったと判定したことに基づいて、前記第2のコンポーネントキャリアを通じて前記WTRUのためにPDCCH送信を送信することを停止するステップと、を更に備える、請求項1に記載の方法。
  3. 3
    前記MAC CEにおける前記ビットフィールドは、前記WTRUによる使用のために複数の追加のコンポーネントキャリアが有効化されることになることを示す、請求項1に記載の方法。
  4. 4
    複数のコンポーネントキャリアを同時にサポートするためのWTRUの能力を示す能力情報を受信するステップを更に備える、請求項1に記載の方法。
  5. 5
    前記第1のコンポーネントキャリア上での前記MAC CEの受信の後、前記WTRUが前記第2のコンポーネントキャリア上のPDCCH送信を監視することをセットアップすることの可能にする予め定義された遅延が定義される、請求項1に記載の方法。
  6. 6
    第2のMAC CEを前記WTRUに送信するステップであって、前記第2のMAC CEは、前記WTRUによりさらに使用されることから、1つまたは複数の有効なコンポーネントを無効化し、前記第2のMAC CEは、1つまたは複数の有効なコンポーネントキャリアのどれが前記WTRUのよる更なる使用に対して無効化されるかを示すビットフィールドを含む、ステップと、前記第2のMAC CEを前記WTRUに送信することに基づいて、前記第2のコンポーネントキャリアを通じてPDCCH送信を前記WTRUに送信することを停止するステップと、をさらに備える、請求項1に記載の方法。
  7. 7
    前記第2のMAC CEは、前記WTRUによりさらに使用されることから、複数の有効なコンポーネントキャリアを無効化する、請求項6に記載の方法。
  8. 8
    前記識別子は、割り当てられたビット組み合わせに対応する、請求項1に記載の方法。
  9. 9
    プロセッサおよびメモリを備えた発展型ノードB(eノードB)により実装される方法であって、前記プロセッサおよびメモリは、第1のコンポーネントキャリアを通じて、無線リソース制御(RRC)接続再構成メッセージを無線送受信ユニット(WTRU)に送信し、前記RRC接続再構成メッセージは、前記WTRUが複数の追加のコンポーネントキャリアをサポートするよう事前構成し、前記複数の追加のコンポーネントキャリアの各々は、前記WTRUによる使用に対して最初に無効化され、前記RRC接続再構成メッセージは、後続のコンポーネントキャリア有効化の間の参照のために前記複数の追加のコンポーネントキャリアの各々に割り当てられたそれぞれの識別子を示し、前記WTRUによる使用のために前記複数の追加のコンポーネントキャリアのうちの1つまたは複数を有効化する媒体アクセス制御(MAC)制御要素(CE)を前記WTRUに送信し、前記MAC CEは、前記複数のコンポーネントキャリアのうちの1つまたは複数のどれが前記WTRUによる使用のために有効化されることになるかを示すビットフィールドを含み、前記MAC CEに含まれる前記ビットフィールドおよび前記RRC接続再構成メッセージにおける第2のコンポーネントキャリアに割り当てられた前記それぞれの識別子は、前記第2のコンポーネントキャリアが有効化されることになることを前記WTRUに示し、前記第2のコンポーネントキャリアを通じて、物理ダウンリンク制御チャネル(PDCCH)送信を前記WTRUに送信し、前記PDCCH送信は、前記第2のコンポーネントキャリアを通じた前記WTRUのための物理ダウンリンク共有チャネル(PDSCH)送信をスケジューリングし、前記PDCCH送信は、前記MAC CEの前記ビットフィールドを介する前記第2のコンポーネントキャリアの前記有効化の後に、前記第2のコンポーネントキャリアを通じて前記WTRUへ送信され、前記第2のコンポーネントキャリアを通じて送信された前記PDCCH送信に従って、前記第2のコンポーネントキャリアを通じて、前記PDSCH送信を前記WTRUに送信する、ように構成された、eノードB。
  10. 10
    前記プロセッサおよびメモリは、前記WTRUのための前記第2のコンポーネントキャリアに対する無効化タイマが満了となったと判定し、前記第2のコンポーネントキャリアに対する前記無効化タイマが満了となったと判定したことに基づいて、前記第2のコンポーネントキャリアを通じて前記WTRUのためにPDCCH送信を送信することを停止する、ように構成された、請求項9に記載のeノードB。
  11. 11
    前記MAC CEにおける前記ビットフィールドは、前記WTRUによる使用のために複数の追加のコンポーネントキャリアが有効化されることになることを示す、請求項9に記載のeノードB。
  12. 12
    前記プロセッサおよびメモリは、複数のコンポーネントキャリアを同時にサポートするためのWTRUの能力を示す能力情報を受信するように構成された、請求項9に記載のeノードB。
  13. 13
    前記第1のコンポーネントキャリア上での前記MAC CEの受信の後、前記WTRUが前記第2のコンポーネントキャリア上のPDCCH送信を監視することをセットアップすることの可能にする予め定義された遅延が定義される、請求項9に記載のeノードB。
  14. 14
    前記プロセッサおよびメモリは、第2のMAC CEを前記WTRUに送信し、前記第2のMAC CEは、前記WTRUによりさらに使用されることから、1つまたは複数の有効なコンポーネントを無効化し、前記第2のMAC CEは、1つまたは複数の有効なコンポーネントキャリアのどれが前記WTRUのよる更なる使用に対して無効化されるかを示すビットフィールドを含み、前記第2のMAC CEを前記WTRUに送信することに基づいて、前記第2のコンポーネントキャリアを通じてPDCCH送信を前記WTRUに送信することを停止する、ように構成された、請求項9に記載のeノードB。
  15. 15
    前記第2のMAC CEは、前記WTRUによりさらに使用されることから、複数の有効なコンポーネントキャリアを無効化する、請求項14に記載のeノードB。
  16. 16
    前記識別子は、割り当てられたビット組み合わせに対応する、請求項9に記載のeノードB。
Independent claims16