JP2017194466A

Sensor self-diagnosis using multiple signal channels

Abstract

Problem to be solved.To provide a system and a method for sensor self-diagnosis using a plurality of signal paths. According to one embodiment, the sensor is a magnetic field sensor and the system and / or method is to meet or exceed relevant safety standards such as SIL standards or other industrial standards. It is configured as follows. For example, a monolithic integrated circuit sensor system mounted on a single semiconductor chip can include a first sensor device on the semiconductor chip that has a first signal path for the first sensor signal, and further. A second sensor device having a second signal path for a second sensor signal that is different from the first signal path can be included on the semiconductor chip, the signal of the first signal path and the second signal path. A self-test of the sensor system is provided by comparison with the signal of. [Selection diagram] Fig. 1

JP2017194466A, drawing sheet 1
Sheet 1 of 3

Term

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38 claims: 5 independent, 33 dependent

  1. 1
    モノリシック集積回路であって、 物理量を指示するように構成され、半導体チップ上に第1のセンサ信号のための第1の信号経路を有する、第1のセンサデバイスと、 前記物理量を指示するように構成され、前記半導体チップ上に第2のセンサ信号のための第2の信号経路を有する、第2のセンサデバイスと、が設けられており、 前記第2の信号経路は、前記第1の信号経路とは分離していて異なるものであり、前記第1の信号経路と比較すると前記第1の信号経路よりも、 低いサンプリングレート、長いレイテンシタイム、狭い帯域幅、低い精度、大きいノイズ、低いアナログ/ディジタル変換分解能、および、狭い信号レンジ、から成るグループから選択された少なくとも1つの特性を有しており、 前記第2のセンサデバイスは、第1のセンシング素子を含む前記第1のセンサデバイスよりも少ない第2のセンシング素子を含み、 前記第2のセンサデバイスは、第1の検知面積の第1のセンシング素子を含む前記第1のセンサデバイスよりも狭い第2の検知面積の第2のセンシング素子を含み、かつ、異なる動作方式、異なる信号符号化、異なるセンサ信号マッピング、異なる補償アルゴリズム、および、異なる処理スケジュールを有しており、 前記第1の信号経路に関連する第1の出力信号、および、前記第2の信号経路に関連する第2の出力信号は、前記モノリシック集積回路から外部制御ユニットへ伝達可能である、モノリシック集積回路。
  2. 2
    前記異なる動作方式は、前記第1の信号経路の機能部のためにはハードウェア実装として実現される一方、前記第2の信号経路の対応する機能部は、ソフトウェアとして実現される、請求項1記載のモノリシック集積回路。
  3. 3
    前記異なる動作方式は、前記第1の信号経路のために前記第2の信号経路とは異なるセンシング技術を用いて実現される、請求項1記載のモノリシック集積回路。
  4. 4
    前記異なる動作方式は、前記第1の信号経路の第1の機能部のために、前記第1の機能部に対応する前記第2の信号経路の第2の機能部とは少なくとも部分的に異なる機能処理ハードウェアを採用することによって実現される、請求項1記載のモノリシック集積回路。
  5. 5
    前記第1の信号経路および前記第2の信号経路の信号を受信するために、前記第1の信号経路および前記第2の信号経路に接続されたディジタル信号プロセッサ(DSP)が前記半導体チップ上にさらに設けられており、前記DSPは、前記第1の信号経路の信号と前記第2の信号経路の信号とを比較するように構成されている、請求項1記載のモノリシック集積回路。
  6. 6
    前記DSPは、前記第1の信号経路に関連づけられた第1のディジタル信号処理部と、前記第2の信号経路に関連づけられた第2のディジタル信号処理部と、を含む、請求項2記載のモノリシック集積回路。
  7. 7
    前記DSPは、アナログ/ディジタル(A/D)変換チャネルのクロススイッチングデバイスによって、前記第1の信号経路および前記第2の信号経路に接続されている、請求項2記載のモノリシック集積回路。
  8. 8
    前記第1の信号経路および前記第2の信号経路のうちの一方に接続された、少なくとも1つの付加的なセンサデバイスがさらに設けられている、請求項1記載のモノリシック集積回路。
  9. 9
    前記少なくとも1つの付加的なセンサデバイスは、温度センサ、応力センサ、電流センサ、電圧センサ、および、磁界センサから成るグループから選択される、請求項8記載のモノリシック集積回路。
  10. 10
    前記半導体チップ上にさらにマルチプレクサが設けられており、前記マルチプレクサは、前記第2のセンサデバイスおよび前記少なくとも1つの付加的なセンサデバイスを、前記第1の信号経路および前記第2の信号経路のうち、選択された一方の経路に接続するように構成されている、請求項8記載のモノリシック集積回路。
  11. 11
    前記第1のセンサデバイスおよび前記第2のセンサデバイスは、磁界センサを含む、請求項1記載のモノリシック集積回路。
  12. 12
    前記第1のセンサデバイスおよび前記第1の信号経路に接続された第1のバイアシング回路と、前記第2のセンサデバイスおよび前記第2の信号経路に接続された第2のバイアシング回路と、がさらに設けられている、請求項1記載のモノリシック集積回路。
  13. 13
    バイアシング比較器がさらに設けられており、前記バイアシング比較器は、前記第1のバイアシング回路から第1のバイアシング信号を受信し、前記第2のバイアシング回路から第2のバイアシング信号を受信し、前記第1のバイアシング信号と前記第2のバイアシング信号とを比較するように構成されている、請求項12記載のモノリシック集積回路。
  14. 14
    モノリシック集積回路の監視方法であって、 単一半導体チップ上に、メインセンサを有するメイン信号経路を実装するステップと、 前記単一半導体チップ上に、セカンダリセンサおよびセカンダリ信号経路を実装するステップと、 ただし、前記セカンダリ信号経路は、前記メイン信号経路とは分離していて異なるものであり、前記メイン信号経路と比較すると前記メイン信号経路よりも低いサンプリングレート、長いレイテンシタイム、狭い帯域幅、低い精度、大きいノイズ、低いアナログ/ディジタル変換分解能、狭い信号レンジ、および、異なる動作方式から成るグループから選択された少なくとも1つの特性を有し、 前記セカンダリセンサは、第1のセンシング素子を含む前記メインセンサよりも少ない第2のセンシング素子を含み、前記セカンダリセンサは、第1の検知面積の第1のセンシング素子を含む前記メインセンサよりも狭い第2の検知面積の第2のセンシング素子を含み、かつ、異なる動作方式、異なる信号符号化、異なるセンサ信号マッピング、異なる補償アルゴリズム、および、異なる処理スケジュールを有し、 前記メイン信号経路の信号を第1の出力信号として供給し、前記セカンダリ信号経路の信号を第2の出力信号として供給するステップと、 前記第1の出力信号と前記第2の出力信号とを比較するステップと、を含む方法。
  15. 15
    少なくとも1つの付加的なセンサを前記セカンダリ信号経路に多重化するステップをさらに含む、請求項14記載の方法。
  16. 16
    前記少なくとも1つの付加的なセンサから、少なくとも1つの補償信号を受信するステップをさらに含む、請求項15記載の方法。
  17. 17
    前記メインセンサを第1のバイアシング部によってバイアスするステップと、 前記セカンダリセンサを、前記第1のバイアシング部とは異なる第2のバイアシング部によりバイアスするステップと、 前記メインセンサのバイアス電流および前記セカンダリセンサのバイアス電流を測定するステップと、をさらに含む、請求項14記載の方法。
  18. 18
    前記メイン信号経路および前記セカンダリ信号経路をディジタル信号プロセッサ(DSP)に接続するステップと、 前記DSPの第1のソフトウェア部を用いて前記メイン信号経路の信号を処理し、前記第1の出力信号を決定するステップと、 前記DSPの、前記第1のソフトウェア部とは異なる第2のソフトウェア部を用いて、前記セカンダリ信号経路の信号を処理し、前記第2の出力信号を決定するステップと、をさらに含む、請求項14記載の方法。
  19. 19
    メイン信号経路部とセカンダリ信号経路部とを含む、前記DSPのパラレル出力部を設けるステップをさらに含む、請求項18記載の方法。
  20. 20
    前記比較するステップは、前記メイン信号経路の信号および前記セカンダリ信号経路の信号の商または線形変換のうち、少なくとも一方を形成するステップを含む、請求項14記載の方法。
  21. 21
    前記商または前記線形変換のうち少なくとも一方を評価するステップをさらに含む、請求項20記載の方法。
  22. 22
    前記メインセンサまたは前記セカンダリセンサのうち、選択されたセンサの測定レンジを調整する一方、前記メインセンサまたは前記セカンダリセンサのうち、選択されなかったセンサの測定レンジを変更しないまま維持するステップをさらに含む、請求項14記載の方法。
  23. 23
    前記メインセンサが前記セカンダリ信号経路に接続され、前記セカンダリセンサが前記メイン信号経路に接続されるように、前記メインセンサおよび前記セカンダリセンサを交換するステップをさらに含む、請求項14記載の方法。
  24. 24
    前記外部制御ユニットは、 前記外部制御ユニットが受信して比較した伝達可能な前記第1の出力信号および前記第2の出力信号に応答して警告を供給する、ように構成されている、請求項2記載のモノリシック集積回路。
  25. 25
    前記メイン信号経路部により前記第1の出力信号を供給するステップと、 前記セカンダリ信号経路部により前記第2の出力信号を供給するステップと、をさらに含む、請求項19記載の方法。
  26. 26
    1つの出力部により前記第1の出力信号を供給するステップと、 時分割多重方式を用いて前記出力部により前記第2の出力信号を供給するステップと、をさらに含む、請求項18記載の方法。
  27. 27
    前記DSPの前記パラレル出力部を外部制御ユニットに接続するステップをさらに含む、請求項25記載の方法。
  28. 28
    前記比較するステップの結果として、前記外部制御ユニットにより警告を供給するステップをさらに含む、請求項26記載の方法。
  29. 29
    前記比較するステップを前記単一半導体チップ上で実施する、請求項14記載の方法。
  30. 30
    前記比較するステップの結果として、 ・前記モノリシック集積回路のエラーまたは偏差の識別、 ・前記センサ、前記信号経路、または、前記DSPのうち少なくとも1つの妥当性チェック、または、 ・前記センサ、前記信号経路、または前記DSPのうち少なくとも1つの検証、のうちの少なくとも1つを提供する、請求項14記載の方法。
  31. 31
    前記第1の出力信号および前記第2の出力信号は、前記モノリシック集積回路から前記外部制御ユニットへ、比較のために伝達可能である、請求項1記載のモノリシック集積回路。
  32. 32
    前記比較には、 前記モノリシック集積回路のエラーまたは偏差の識別、 前記センサ、前記信号経路または前記DSPのうち少なくとも1つの妥当性チェック、 前記センサ、前記信号経路または前記DSPのうち少なくとも1つの検証、のうちの少なくとも1つが含まれる、請求項31記載のモノリシック集積回路。
  33. 33
    前記比較には、前記第1の出力信号と前記第2の出力信号の商、線形変換、前記第1の出力信号と前記第2の出力信号との間の差分絶対値と差分閾値との比較のうち、少なくとも1つの形成が含まれる、請求項31記載のモノリシック集積回路。
  34. 34
    前記メイン信号経路に、第1のアナログ/ディジタル(A/D)変換技術を実装するステップと、 前記セカンダリ信号経路に、前記第1のA/D変換技術とは異なる第2のA/D変換技術を実装するステップと、をさらに含む、請求項14記載の方法。
  35. 35
    前記第1の信号経路は、第1のアナログ/ディジタル(A/D)変換器を含み、前記第2の信号経路は、前記第1のA/D変換器とは異なる第2のA/D変換器を含み、 前記第1のA/D変換器からの前記第1の信号経路に関連する前記第1の出力信号、および、前記第2のA/D変換器からの前記第2の信号経路に関連する第2の出力信号は、前記モノリシック集積回路から前記外部制御ユニットへ伝達可能である、請求項1記載のモノリシック集積回路。
  36. 36
    前記第1のA/D変換器は、前記第2のA/D変換器の動作方式とは異なる少なくとも1つの動作方式によって動作する、請求項35記載のモノリシック集積回路。
  37. 37
    前記DSPは、前記第1の信号経路だけに関連づけられた第1のディジタル信号処理部と、前記第2の信号経路だけに関連づけられた第2のディジタル信号処理部と、を含む、請求項2記載のモノリシック集積回路。
  38. 38
    前記外部制御ユニットは、伝達可能な前記第1の出力信号と前記第2の出力信号とを受信して比較するように構成されている、請求項2記載のモノリシック集積回路。
Independent claims38