JP2014530486A

Schottky diode employing recesses for elements of junction barrier array

Abstract

The present disclosure generally relates to a Schottky diode having a substrate, a drift layer provided on the substrate, and a Schottky layer provided above the active region of the substrate. A junction barrier array is provided in the drift layer just below the Schottky layer. The elements of the junction barrier array are generally the doped regions in the drift layer. To increase the depth of these doped regions, individual recesses can be formed on the surface of the drift layer, on which the elements of the junction barrier array are formed. When the recesses are formed in the drift layer, the areas around and at the bottom of the recesses are doped to form the individual elements of the junction barrier array.

JP2014530486A, drawing sheet 1
Sheet 1 of 26

Term

6 yearsto projected expiry

Projected expiry 7 September 2032, counted from filing; an application has no term until it is granted.

  1. Priority
  2. Filed
  3. Published
  4. Today
  5. Projected expiry

30 claims: 1 independent, 29 dependent

  1. 1
    半導体デバイスであって、 アクティブ領域をもつ第1面と、複数の接合障壁エレメント凹部とを有するドリフト層であって、前記ドリフト層は、第1導電型のドーピング材料によりドープされる、ドリフト層と、 ショットキー接合を形成するために前記第1面の前記アクティブ領域の上にあるショットキー層と、 複数の第1のドープされた領域であって、前記複数の接合障壁エレメント凹部のうちの対応するもののあたりで前記ドリフト層の中へと延び、前記複数の第1のドープされた領域は、前記第1導電型とは逆の第2導電型のドーピング材料によりドープされ、前記ドリフト層において前記ショットキー接合の下に接合障壁エレメントのアレイを形成する、複数の第1のドープされた領域と を含む半導体デバイス。
  2. 2
    請求項1に記載の半導体デバイスであって、前記複数の接合障壁エレメント凹部のそれぞれは、少なくとも1つの側部と1つの底部とを有し、前記複数の第1のドープされた領域のそれぞれは、前記複数の接合障壁エレメント凹部のうちの対応するものにおける前記少なくとも1つの側部および前記1つの底部のあたりで、前記ドリフト層内へと延びる、半導体デバイス。
  3. 3
    請求項1に記載の半導体デバイスであって、前記接合障壁エレメントのアレイにおける接合障壁エレメントは、前記ドリフト層内で互いに分離されている、半導体デバイス。
  4. 4
    請求項1に記載の半導体デバイスであって、前記複数の接合障壁エレメント凹部のうちの少なくとも1つのものの深さは少なくとも0.1ミクロンである、半導体デバイス。
  5. 5
    請求項4に記載の半導体デバイスであって、前記複数の接合障壁エレメント凹部のうちの少なくとも1つのものの幅は少なくとも0.5ミクロンである、半導体デバイス。
  6. 6
    請求項1に記載の半導体デバイスであって、前記複数の接合障壁エレメント凹部のうちの少なくとも1つのものの幅は少なくとも0.5ミクロンである、半導体デバイス。
  7. 7
    請求項1に記載の半導体デバイスであって、前記ドリフト層は、エッジ終端領域と更に関連し、前記エッジ終端領域は、前記アクティブ領域と実質的に横方向で隣接し、エッジ終端構造を含む、半導体デバイス。
  8. 8
    請求項7に記載の半導体デバイスであって、前記エッジ終端構造は複数のガード・リングを含み、前記ドリフト層の前記第1面は複数のガード・リング凹部を含み、前記複数のガード・リングのうちの少なくとも幾つかは、前記複数のガード・リング凹部のうちの対応するもののあたりで前記ドリフト層の中へと延びる第2のドープされた領域であり、前記第2のドープされた領域は、前記第2導電型のドーピング材料でドープされている、半導体デバイス。
  9. 9
    請求項8に記載の半導体デバイスであって、前記複数のガード・リングにおけるガード・リングは前記ドリフト層内で互いに分離されている、半導体デバイス。
  10. 10
    請求項7に記載の半導体デバイスであって、前記エッジ終端領域は、前記第1面から前記ドリフト層の中へ延びるエッジ終端凹部を有し、前記エッジ終端構造は、前記エッジ終端凹部の底面に形成される複数のガード・リングを含む、半導体デバイス。
  11. 11
    請求項10に記載の半導体デバイスであって、前記エッジ終端凹部の前記底面は複数のガード・リング凹部を含み、前記複数のガード・リングのうちの少なくとも幾つかのものは、前記複数のガード・リング凹部のうちの対応するもののあたりで前記ドリフト層の中へと延びる第2のドープされた領域であり、前記第2のドープされた領域は、前記第2導電型のドーピング材料でドープされている、半導体デバイス。
  12. 12
    請求項11に記載の半導体デバイスであって、前記エッジ終端凹部と前記複数のガード・リングとは、実質的に前記アクティブ領域の周りに延びている、半導体デバイス。
  13. 13
    請求項10に記載の半導体デバイスであって、凹部ウェルが、前記ドリフト層における前記エッジ終端凹部の前記底面の下に形成され、前記凹部ウェルは、前記第2導電型のドーピング材料によりドープされる、半導体デバイス。
  14. 14
    請求項10に記載の半導体デバイスであって、前記アクティブ領域は前記ドリフト層のメサに設けられ、実質的に前記ショットキー層の周りに延びるメサ・ガード・リングを更に含み、前記メサ・ガード・リングは、前記ショットキー層と前記複数のガード・リングとの間にある、半導体デバイス。
  15. 15
    請求項14に記載の半導体デバイスであって、前記アクティブ領域の周りの前記ドリフト層の前記第1面はメサ・ガード・リング凹部を含み、前記メサ・ガード・リングは、前記メサ・ガード・リング凹部あたりの前記ドリフト層内へと延びる第2のドープされた領域であり、前記第2のドープされた領域は、前記第2導電型のドーピング材料によりドープされている、半導体デバイス。
  16. 16
    請求項1に記載の半導体デバイスであって、前記ショットキー層は、障壁高さを低くできる金属から形成される、半導体デバイス。
  17. 17
    請求項16に記載の半導体デバイスであって、前記ショットキー層における障壁高さを低くできる前記金属はタンタルを含む、半導体デバイス。
  18. 18
    請求項16に記載の半導体デバイスであって、前記ショットキー層における障壁高さを低くできる前記金属は、チタニウムとクロミウムとアルミニウムとからなるグループのうちの少なくとも1つを含む、半導体デバイス。
  19. 19
    請求項16に記載の半導体デバイスであって、前記ショットキー層における障壁高さを低くできる前記金属は本質的にタンタルからなる、半導体デバイス。
  20. 20
    請求項1に記載の半導体デバイスであって、前記ショットキー接合は0.9電子ボルト未満の障壁高さを有する、半導体デバイス。
  21. 21
    請求項1に記載の半導体デバイスであって、前記ドリフト層は、薄くされた基板の上に形成され、前記基板は、前記ドリフト層が形成された後に薄くされたものであり、カソード接点が、前記薄くされた基板の底面の上に形成される、半導体デバイス。
  22. 22
    請求項1に記載の半導体デバイスであって、前記ドリフト層は、主に前記第1導電型のドーピング材料を用いて段階的様式でドープされ、前記ドリフト層は、前記第1面の近くでは低いドーピング濃度を有し、前記第1面とは実質的に反対の側にある第2面の近くでは意図的に高くしたドーピング濃度を有する、半導体デバイス。
  23. 23
    請求項1に記載の半導体デバイスであって、前記ドリフト層は炭化けい素を含む、半導体デバイス。
  24. 24
    請求項1に記載の半導体デバイスであって、前記ドリフト層と前記ショットキー層とはショットキー・ダイオードの一部である、半導体デバイス。
  25. 25
    請求項24に記載の半導体デバイスであって、順方向バイアスされたときに、少なくとも440アンペア/センチメートル 2 のDC電流密度をサポートする、半導体デバイス。
  26. 26
    請求項24に記載の半導体デバイスであって、順方向バイアスされたときに、少なくとも500アンペア/センチメートル 2 のDC電流密度をサポートする、半導体デバイス。
  27. 27
    請求項24に記載の半導体デバイスであって、逆方向バイアス・アノード-カソード・キャパシタンスに対するDC順方向バイアス電流密度の比率は、少なくとも0.275アンペア/ピコファラッド(A/pF)であり、逆方向バイアス・アノード-カソード電圧は、前記アクティブ領域が本質的に完全に枯渇させられる点へと前記ショットキー・ダイオードが逆方向バイアスされたときに決定される、半導体デバイス。
  28. 28
    請求項24に記載の半導体デバイスであって、逆方向バイアス・アノード-カソード・キャパシタンスに対するDC順方向バイアス電流密度の比率は、少なくとも0.3アンペア/ピコファラッド(A/pF)であり、逆方向バイアス・アノード-カソード電圧は、前記アクティブ領域が本質的に完全に枯渇させられる点へと前記ショットキー・ダイオードが逆方向バイアスされたときに決定される、半導体デバイス。
  29. 29
    請求項24に記載の半導体デバイスであって、逆方向バイアス・アノード-カソード・キャパシタンスに対するDC順方向バイアス電流密度の比率は、少なくとも0.35アンペア/ピコファラッド(A/pF)であり、逆方向バイアス・アノード-カソード電圧は、前記アクティブ領域が本質的に完全に枯渇させられる点へと前記ショットキー・ダイオードが逆方向バイアスされたときに決定される、半導体デバイス。
  30. 30
    請求項1に記載の半導体デバイスであって、前記ドリフト層と前記ショットキー層とは炭化けい素ショットキー・ダイオードの一部である、半導体デバイス。
Independent claims30