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JP2014123740A

Semiconductor element having through electrode, method for manufacturing the same, and memory system including memory element having through electrode

Abstract

Problem to be solved.To provide a semiconductor element capable of obtaining a good yield by reducing the length of protrusion of a through electrode and a method for manufacturing the same. A conductive via of a semiconductor element is stretched vertically through a substrate, and a first end portion of the conductive via is stretched through a first surface of the substrate. It projects in the direction perpendicular to the first surface of the substrate. An insulating film is provided on the first end of the conductive via and on the first surface of the substrate. The upper part of the mask film pattern is removed to expose the capping portion of the insulating film formed on the first end of the conductive via. A recess is formed in the insulating film by being separated from the conductive via and a part of the insulating film formed on the side surface of the conductive via is removed. The capping portion of the insulating film formed on the first end portion of the conductive via is simultaneously removed. [Selection diagram] Fig. 2A

JP2014123740A, drawing sheet 1
Sheet 1 of 33

Term

7.2 yearsto projected expiry

Projected expiry 20 December 2033, counted from filing; an application has no term until it is granted.

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31 claims: 7 independent, 24 dependent

  1. 1
    基板を貫通して垂直方向に延長され、前記基板の第1面を通過するように延長されて前記基板の第1面に対して前記垂直方向に突出された第1端部を有する伝導性ビアを提供し、 前記伝導性ビアの第1端部及び前記基板の第1面上に絶縁膜を提供し、 前記絶縁膜上にマスク膜を提供し、前記マスク膜をパターニングして前記伝導性ビア部に開口部を有するマスク膜パターンを形成し、 前記マスク膜パターンの上部を除去して前記伝導性ビアの第1端部上に形成された前記絶縁膜のキャッピング部を露出させ、 前記マスク膜パターンをエッチングマスクとして利用して前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部を前記伝導性ビアの第1端部上に形成された前記絶縁膜のキャッピング部と同時に除去して、前記絶縁膜内にリセスを形成することを特徴とする半導体素子の製造方法。
  2. 2
    前記マスク膜パターンをエッチングマスクとして利用して前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部を前記伝導性ビアの第1端部上に形成された前記絶縁膜のキャッピング部と同時に除去した後に、前記伝導性ビアを平坦化することを特徴とする請求項1に記載の半導体素子の製造方法。
  3. 3
    前記伝導性ビアを平坦化し、前記絶縁膜内の前記整列キーの開口部の角部がラウンド形状の断面プロフィールに形成されることを特徴とする請求項2に記載の半導体素子の製造方法。
  4. 4
    前記マスク膜パターンをエッチングマスクとして利用して前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部を前記伝導性ビアの第1端部上に形成された前記絶縁膜のキャッピング部と同時に除去する前に、前記マスク膜パターンのうち少なくとも上部を除去することを特徴とする請求項1に記載の半導体素子の製造方法。
  5. 5
    前記マスク膜パターンをエッチングマスクとして利用して前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部を前記伝導性ビアの第1端部上に形成された前記絶縁膜のキャッピング部と同時に除去した後に、前記マスク膜パターンを除去することを特徴とする請求項1に記載の半導体素子の製造方法。
  6. 6
    前記絶縁膜を提供することは、 前記伝導性ビアの第1端部及び前記基板の第1面上に下部絶縁膜を形成し、 前記下部絶縁膜上に前記下部絶縁膜に関して蝕刻作用選択性を有する上部絶縁膜を形成することを含み、 前記絶縁膜の一部を除去することは、 前記上部絶縁膜のうち少なくとも一部を除去して前記上部絶縁膜内に前記リセスを形成することを特徴とする請求項1に記載の半導体素子の製造方法。
  7. 7
    前記絶縁膜の一部を除去することは、 前記下部絶縁膜のうち少なくとも一部を除去して前記下部絶縁膜内に前記リセスをさらに形成することを特徴とする請求項6に記載の半導体素子の製造方法。
  8. 8
    前記絶縁膜上にマスク膜を提供することは、 前記基板の第1面上では第1厚さを有する前記マスク膜の第1部分を提供し、そして前記伝導性ビアの第1端部上では第2厚さを有する前記マスク膜の第2部分を提供することを含み、 前記第1厚さは、前記第2厚さに比べて大きいことを特徴とする請求項1に記載の半導体素子の製造方法。
  9. 9
    前記マスク膜を提供することは、 平坦な上面を有する前記マスク膜を提供することを特徴とする請求項8に記載の半導体素子の製造方法。
  10. 10
    前記マスク膜の第1部分は、前記基板の上面に対して第1高さを有する上面を含み、 前記伝導性ビアの第1端部上に形成された前記絶縁膜は、前記基板の上面に対して第2高さを有する上面を含み、 前記第1高さは、前記第2高さに比べて小さいことを特徴とする請求項8に記載の半導体素子の製造方法。
  11. 11
    前記マスク膜の第1部分は、前記基板の上面に対して第1高さを有する上面を含み、 前記絶縁膜のキャッピング部は、前記基板の上面に対して第2高さを有する上面を含み、 前記第1高さは、前記第2高さに比べて大きいことを特徴とする請求項8に記載の半導体素子の製造方法。
  12. 12
    前記マスク膜パターンの上部をさらに除去してリセスされたマスク膜パターンを形成し、 前記リセスされたマスク膜パターンをエッチングマスクとして利用して前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部を除去することを特徴とする請求項1に記載の半導体素子の製造方法。
  13. 13
    前記マスク膜をパターニングしてマスク膜パターンを形成することは、 光エネルギーによって完全露光された第1露光領域と光エネルギーによって部分露光された第2露光領域とを形成し、 前記第1露光領域を除去して前記リセスに対応する前記絶縁膜の一部を露出させる開口部を形成し、 前記第2露光領域を除去して前記キャッピング部に対応する前記絶縁膜の一部を露出させる開口部を形成することを特徴とする請求項1に記載の半導体素子の製造方法。
  14. 14
    基板を貫通して垂直方向に延長され、前記基板の第1面を通過するように延長されて前記基板の第1面に対して前記垂直方向に突出された第1端部を有する伝導性ビアを提供し、 前記伝導性ビアの第1端部及び前記基板の第1面上に絶縁膜を提供し、 前記絶縁膜上にマスク膜を提供し、前記マスク膜をパターニングして前記伝導性ビア部に開口部を有するマスク膜パターンを形成し、 前記マスク膜パターンの上部を除去して前記伝導性ビアの第1端部上に形成された前記絶縁膜のキャッピング部を露出させ、 前記マスク膜パターンをエッチングマスクとして利用して前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部を除去して、前記絶縁膜内に整列キー開口部を形成し、前記整列キーを形成した後に前記伝導性ビアの第1端部を平坦化することを特徴とする半導体素子の製造方法。
  15. 15
    前記マスク膜パターンをエッチングマスクとして利用して前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部を除去して前記絶縁膜内に整列キー開口部を形成することは、 前記伝導性ビアの第1端部上に形成された前記絶縁膜のキャッピング部を除去することと共に進行されることを特徴とする請求項14に記載の半導体素子の製造方法。
  16. 16
    基板を貫通し、前記基板の下面外へ突出された下端部を有する貫通電極を形成し、 前記基板の下面上に前記貫通電極を覆う下部絶縁膜を形成し、 前記下部絶縁膜をパターニングして前記下部絶縁膜のうち前記貫通電極の下端部を覆うキャッピング部を除去し、 前記キャッピング部を除去することと共に前記下部絶縁膜の一部が陥没されて定義される整列キーを形成し、 前記基板の下面を平坦化することを特徴とする半導体素子の製造方法。
  17. 17
    前記基板の下面を平坦化することは、 前記基板の下面外へ突出された前記貫通電極の下端部、そして前記貫通電極の下端部側面を覆う前記下部絶縁膜の延長部を研磨することを含み、 前記下部絶縁膜の研磨によって前記整列キーの角がラウンド形状にされることを特徴とする請求項16に記載の半導体素子の製造方法。
  18. 18
    前記下部絶縁膜を形成した以後に、 前記下部絶縁膜上にマスク膜を形成し、 前記マスク膜をパターニングして前記下部絶縁膜のうち前記整列キーが形成される領域を開放させる開口部を形成し、 前記マスク膜をリセスして前記下部絶縁膜のキャッピング部を露出させることをさらに含み、 前記リセスされたマスク膜をマスクとするエッチング工程で前記下部絶縁膜をパターニングすることを特徴とする請求項16に記載の半導体素子の製造方法。
  19. 19
    前記下部絶縁膜を形成した以後に、 前記下部絶縁膜上にマスク膜を形成し、 前記マスク膜に完全露光された第1露光領域と部分露光された第2露光領域を形成し、 前記第1露光領域を完全除去して前記下部絶縁膜のうち前記整列キーが形成される領域を開放させる開口部を形成し、 前記第2露光領域を部分除去して前記下部絶縁膜のキャッピング部を露出させることをさらに含み、 前記開口部を有するマスク膜をマスクとするエッチングによって前記下部絶縁膜をパターニングすることを特徴とする請求項16に記載の半導体素子の製造方法。
  20. 20
    前記下部絶縁膜を形成した以後に、 前記下部絶縁膜上にマスク膜を形成し、 前記マスク膜をパターニングして前記下部絶縁膜のうち前記整列キーが形成される領域を開放させる第1開口部と前記下部絶縁膜のキャッピング部を開放させる第2開口部とを形成することをさらに含み、 前記第1開口部と前記第2開口部を有するマスク膜をマスクとするエッチング工程で前記下部絶縁膜をパターニングすることを特徴とする請求項16に記載の半導体素子の製造方法。
  21. 21
    第1面とその反対面である第2面を含み、水平方向に伸張する基板と、 前記基板の第1面上に提供された絶縁膜と、 前記基板を貫通して前記水平方向に伸張される前記基板に対して垂直方向に延長され、前記基板の第1面を通過するように延長されて前記基板の第1面に対して前記垂直方向に突出された第1端部を有する伝導性ビアと、 前記伝導性ビアと離隔され、前記伝導性ビアの側面に提供された前記絶縁膜内に形成され、ラウンド形状の断面プロフィールの最外側縁を有する整列キーリセスと、を含むことを特徴とする半導体素子。
  22. 22
    前記絶縁膜は、前記基板の第1面上に提供された下部絶縁膜と前記下部絶縁膜上に提供された上部絶縁膜とを含み、 前記下部絶縁膜と前記上部絶縁膜とは、互に異なる蝕刻作用選択性を有し、 前記整列キーリセスは、前記上部絶縁膜内に提供されたことを特徴とする請求項21に記載の半導体素子。
  23. 23
    前記整列キーリセスは、前記上部絶縁膜内に形成された部分リセスを含むことを特徴とする請求項22に記載の半導体素子。
  24. 24
    前記整列キーリセスは、前記上部絶縁膜内に形成された完全リセスを含むことを特徴とする請求項22に記載の半導体素子。
  25. 25
    前記整列キーリセスは、前記上部絶縁膜内に形成された完全リセスと前記下部絶縁膜内に形成された部分リセスとを含むことを特徴とする請求項22に記載の半導体素子。
  26. 26
    前記下部絶縁膜は、前記伝導性ビアに沿って前記基板の第1面から伸張されたことを特徴とする請求項22に記載の半導体素子。
  27. 27
    前記伝導性ビアの側壁の間へ提供されたビア絶縁膜をさらに含むことを特徴とする請求項22に記載の半導体素子。
  28. 28
    前記半導体素子は、第1及び第2半導体素子を含み、 前記第1半導体素子の伝導性ビアは、導電性端子を通じて前記第2半導体素子の伝導性ビアと連結されることを特徴とする請求項21に記載の半導体素子。
  29. 29
    前記伝導性端子は、前記第1半導体素子の伝導性ビアと前記第2半導体素子の伝導性ビアとの間で整列されることを特徴とする請求項28に記載の半導体素子。
  30. 30
    前記伝導性端子は、水平的にオフセットされて前記第1半導体素子の伝導性ビアと前記第2半導体素子の伝導性ビアとは、整列されないことを特徴とする請求項28に記載の半導体素子。
  31. 31
    コマンド信号とアドレス信号とを発生させるメモリコントローラと、 複数個のメモリ素子を含むメモリモジュールと、を含み、 前記メモリモジュールは、前記コマンド信号と前記アドレス信号とが伝達されて前記メモリ素子のうち少なくともいずれか1つに格納及び検索し、 前記メモリ素子各々は、 第1面とその反対面である第2面を含み、水平方向に伸張する基板と、 前記基板の第1面上に提供された絶縁膜と、 前記基板を貫通して前記水平方向に伸張される前記基板に対して垂直方向に延長され、前記基板の第1面を通過するように延長されて前記基板の第1面に対して前記垂直方向に突出された第1端部を有する伝導性ビアと、 前記伝導性ビアと離隔され、前記伝導性ビアの側面に提供された前記絶縁膜内に形成された、そしてラウンド形状の断面プロフィールの最外側縁を有する整列キーリセスと、を含むことを特徴とするメモリシステム。
Independent claims31