Nova Patents
JP2012053022A

Signal processing circuit for encoder

Abstract

Problem to be solved.To provide an encoder signal processing circuit capable of efficiently processing encoder signals output from a plurality of encoder heads by a single processing circuit. During processing of an encoder signal from any of a plurality of encoder heads 102a, 102b, 102c, a processing determination unit 202 performs processing contents for the encoder heads 102a, 102b, 102c and the encoder heads 102a, 102b, 102c. At least one of the contents of processing for the encoder signal output from each is determined. [Selection diagram] Fig. 1

JP2012053022A, drawing sheet 1
Sheet 1 of 17

Term

Projected expiry 3 September 2030.

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  4. Projected expiry

18 claims: 3 independent, 15 dependent

  1. 1
    対応したスケールとの相対変位量に応じたエンコーダ信号をそれぞれ出力する複数のエンコーダヘッドからのそれぞれの前記エンコーダ信号を処理するエンコーダ用信号処理回路であって、 前記エンコーダ信号から変位情報を生成する処理部と、 前記複数のエンコーダヘッドの何れかからのエンコーダ信号の読み出し開始後に、前記複数のエンコーダヘッドに対する処理の内容と前記複数のエンコーダヘッドから出力されるエンコーダ信号に対する処理の内容との少なくとも何れかを決定可能である処理決定部と、を具備することを特徴とするエンコーダ用信号処理回路。
  2. 2
    前記エンコーダヘッドに対する処理は、前記処理決定部が前記エンコーダ信号を読み出す前記エンコーダヘッドの組み合わせを前記複数のエンコーダヘッドの中から選択することを特徴とする請求項1に記載のエンコーダ用信号処理回路。
  3. 3
    前記エンコーダヘッドに対する処理は、前記処理決定部が次に前記エンコーダ信号を読み出す前記エンコーダヘッドを前記複数のエンコーダヘッドの中から選択又は変更することを特徴とする請求項1に記載のエンコーダ用信号処理回路。
  4. 4
    前記エンコーダ信号は周期信号であり、2つの連続する読み出し時刻において前記エンコーダ信号が一定周期を越えると、位置検出が不可能となるエンコーダヘッドにおいて、2つの連続する、前記エンコーダ信号の読み出し時刻の間で許容される前記相対変位量の限界量を示す最大許容変位量を前記エンコーダヘッド毎に保持する最大許容変位量保持部をさらに具備し、 前記処理決定部は、前記複数のエンコーダヘッドのそれぞれに対応した最大許容変位量を用いて、前記複数のエンコーダヘッドのそれぞれの信号処理を前記処理部にて維持しつつ最も遅い前記エンコーダ信号の読み出し時刻である最遅読み出し可能時刻を前記エンコーダヘッド毎に算出し、該エンコーダヘッド毎に算出した最遅読み出し可能時刻を比較することにより、次に前記エンコーダ信号を読み出す前記エンコーダヘッドを前記複数のエンコーダヘッドの中から決定することを特徴とする請求項3に記載のエンコーダ用信号処理回路。
  5. 5
    前記複数のエンコーダヘッドのうち少なくとも1つは、2つの連続する前記エンコーダ信号を読み出す間隔の間で許容される前記相対変位量の限界量を示す最大許容変位量を保持する最大許容変位量保持部を具備し、 前記処理決定部は、前記複数のエンコーダヘッドのそれぞれに対応した最大許容変位量を用いて、前記複数のエンコーダヘッドのそれぞれの信号処理を前記処理部にて維持しつつ最も遅い前記エンコーダ信号の読み出し時刻である最遅読み出し可能時刻を前記エンコーダヘッド毎に算出し、該エンコーダヘッド毎に算出した最遅読み出し可能時刻を比較することにより、次に前記エンコーダ信号を読み出す前記エンコーダヘッドを前記複数のエンコーダヘッドの中から決定することを特徴とする請求項3に記載のエンコーダ用信号処理回路。
  6. 6
    前記処理決定部は、それぞれの前記スケールと前記エンコーダヘッドとを相対変位させる複数の駆動部の制御において許容される最も遅い前記エンコーダ信号の読み出し時刻である最遅変位情報取得時刻と前記最遅読み出し可能時刻とを比較することにより、次に前記エンコーダ信号を読み出す前記エンコーダヘッドを前記複数のエンコーダヘッドの中から決定することを特徴とする請求項4又は5に記載のエンコーダ用信号処理回路。
  7. 7
    前記処理決定部は、複数のエンコーダヘッドのそれぞれに対応した読み出し時刻の異なる複数の相対変位量と、前記複数のエンコーダヘッドのそれぞれに対応した前記エンコーダ信号の読み出し時刻を含めて前記最遅読み出し可能時刻を算出することを特徴とする請求項4乃至6の何れかに記載のエンコーダ用信号処理回路。
  8. 8
    前記処理決定部は、前記最遅読み出し可能時刻が最も早い前記エンコーダヘッドからの前記エンコーダ信号の読み出し間隔を他の前記エンコーダヘッドからの前記エンコーダ信号の読み出し間隔に比べて短くすることを特徴とする請求項3乃至6の何れかに記載のエンコーダ用信号処理回路。
  9. 9
    前記複数のエンコーダヘッドから出力されるエンコーダ信号に対する処理は、前記処理決定部が前記処理部による処理内容の選択と変更とをすることを特徴とする請求項1に記載のエンコーダ用信号処理回路。
  10. 10
    前記処理決定部は、前記処理部による処理内容の選択として、前記複数のエンコーダヘッドから出力されるエンコーダ信号の変化量に応じて前記複数のエンコーダヘッドから出力されるエンコーダ信号の前記処理部による処理を継続するか否かを判定することを特徴とする請求項9に記載のエンコーダ用信号処理回路。
  11. 11
    前記処理決定部は、前記複数のエンコーダヘッドから出力されるエンコーダ信号の変化量が所定量未満の場合に、前記複数のエンコーダヘッドから出力されるエンコーダ信号の前記処理部による処理を継続しないように選択することを特徴とする請求項10に記載のエンコーダ用信号処理回路。
  12. 12
    前記処理決定部は、前記処理部による処理内容の選択として、前記複数のエンコーダヘッドから出力されるエンコーダ信号に応じて前記複数のエンコーダヘッドから出力されるエンコーダ信号の前記処理部による演算内容を選択することを特徴とする請求項9に記載のエンコーダ用信号処理回路。
  13. 13
    前記処理決定部は、前記複数のエンコーダヘッドから出力されるエンコーダ信号から、前記複数のエンコーダヘッドのそれぞれと対応する前記スケールとの相対速度を算出し、該算出した相対速度に応じた分解能を選択することを特徴とする請求項12に記載のエンコーダ用信号処理回路。
  14. 14
    前記処理決定部は、前記処理部による処理内容の選択として、前記複数のエンコーダヘッドから出力されるエンコーダ信号の前記処理部による処理の順番を選択することを特徴とする請求項9に記載のエンコーダ用信号処理回路。
  15. 15
    前記処理部は、現在の処理中の前記エンコーダ信号よりも処理の優先度が高い前記エンコーダ信号の入力があった場合に、現在の処理中の前記エンコーダ信号に対する処理を中断することを特徴とする請求項14に記載のエンコーダ用信号処理回路。
  16. 16
    前記処理決定部は、前記複数のエンコーダヘッドから出力されるエンコーダ信号から、前記複数のエンコーダヘッドのそれぞれと対応する前記スケールとの相対速度を算出し、該算出した相対速度に基づいて前記それぞれのエンコーダ信号の前記処理部による処理の順番と処理の回数とを選択することを特徴とする請求項14に記載のエンコーダ用信号処理回路。
  17. 17
    前記処理決定部に前記複数のエンコーダヘッドに対する処理の内容と、前記複数のエンコーダヘッドから出力されるエンコーダ信号に対する処理の内容との少なくとも何れかを決定させるための制御信号を、外部から入力するための処理決定信号入力部をさらに具備することを特徴とする請求項1に記載のエンコーダ用信号処理回路。
  18. 18
    対応したスケールとの相対変位量に応じたエンコーダ信号をそれぞれ出力する複数のエンコーダヘッドからのそれぞれの前記エンコーダ信号を処理するエンコーダ用信号処理回路であって、 前記エンコーダ信号から変位情報を生成する処理部と、 前記複数のエンコーダヘッドの何れかからのエンコーダ信号の読み出し前に、前記複数のエンコーダヘッドに対する処理の内容と前記複数のエンコーダヘッドから出力されるエンコーダ信号に対する処理の内容との少なくとも何れかを決定する処理決定部と、を具備することを特徴とするエンコーダ用信号処理回路。
Independent claims18