JP2005294300A

Non-single crystal transistor integrated circuit and its manufacturing method

Abstract

Problem to be solved.To provide a non-single crystal transistor integrated circuit having more functions and a method for manufacturing the same. First, a polymer film 1 is subjected to through-hole processing. Through the holes formed in this way, electrical conduction is established between the electrodes 2 and 3 on the front and back surfaces. Next, the gate insulating film 5 is applied and cured in an oven. After that, a part of the polyimide is peeled off to prepare for forming a via. Further, the organic semiconductor layer 6 is formed by a vapor deposition method or the like. At the time of this vapor deposition, the organic semiconductor layer 6 is formed only at necessary locations by using a metal mask, and the elements are separated. Finally, the source electrode 7 and the drain electrode 8 are formed to complete the organic transistor 9. After forming the integrated circuit of the organic transistor 9 in this way, N sheets having the integrated circuit of the organic transistor 9 (N is a natural number of 2 or more. In the case of FIG. 1, 3) are laminated and bonded. [Selection diagram] Fig. 1

JP2005294300A, drawing sheet 1
Sheet 1 of 8

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9 claims: 8 independent, 1 dependent

  1. 1
    高分子フィルムにスルーホールを形成するステップと、 前記スルーホールを通じて、前記高分子フィルムの両面を電気的に接続するステップと、 前記高分子フィルムの一方の面に非単結晶トランジスタを設けるステップと、 前記非単結晶トランジスタが形成された高分子フィルムを、縦方向にN層(Nを2以上の自然数とする。)重ね合わせ、前記スルーホールを通じて各高分子フィルムの非単結晶トランジスタを電気的に接続するステップとを具えることを特徴とする非単結晶トランジスタ集積回路の製造方法。
  2. 2
    縦方向にN層(Nを2以上の自然数とする。)重ね合わせた高分子フィルムを具え、 前記高分子フィルムの各々について、一方の面に単結晶トランジスタが設けられるともに、両面を電気的に接続するためのスルーホールが形成され、前記スルーホールを通じて各高分子フィルムの単結晶トランジスタを電気的に接続したことを特徴とする非単結晶トランジスタ集積回路。
  3. 3
    前記高分子フィルム間で段差が生じないようにするダミーシートを更に具えることを特徴とする請求項2記載の非単結晶トランジスタ集積回路。
  4. 4
    第1の高分子フィルムと、 前記高分子フィルムに設けられた共通電極と、 前記共通電極に設けられた誘電体と、 前記誘電体に設けられた第2の高分子フィルムと、 前記第2の高分子フィルムに設けられ、圧力が加えられた際に、前記誘電体の厚さの変化量を容量の変化として読み出す圧力センサと、 前記第2の高分子フィルムに設けられ、前記圧力センサを読み出すための非単結晶トランジスタとを具えることを特徴とする非単結晶トランジスタ集積回路。
  5. 5
    第1の高分子フィルムと、 前記高分子フィルムに設けられた共通電極と、 前記共通電極に設けられた圧電性高分子材料と、 前記誘電体に設けられた第2の高分子フィルムと、 前記第2の高分子フィルムに設けられ、圧力が加えられ又は折り曲げ変形された際に、前記圧電性高分子材料の変形量を歪として読み出す歪センサと、 前記第2の高分子フィルムに設けられ、前記歪センサを読み出すための非単結晶トランジスタとを具えることを特徴とする非単結晶トランジスタ集積回路。
  6. 6
    開口部及び遮光部を有する透明高分子フィルムと、 前記遮光部に設けられた電極と、 前記電極に設けられた第1の型の非単結晶材料層と、 前記第1の型の非単結晶材料層に設けられた第2の型の非単結晶材料層と、 前記第2の型の非単結晶材料層に設けられた透明電極と、 前記透明電極に設けられた高分子フィルムと、 前記高分子フィルムに設けられ、前記透明電極と電気的に接続した非単結晶トランジスタとを具えることを特徴とする非単結晶トランジスタ集積回路。
  7. 7
    m行n列(m,nを共に2以上の自然数とする。)のセルのアレイと、 前記アレイの秒及び/又は列を選択する手段とを具え、 これらセルの各々が、所定の物理量及び又は科学的特性を検出する検出手段と、そのセンサに接続された、スイッチング機能を有する非単結晶トランジスタとを有し、 前記セルのアレイを、所定の単位ごとに粗くスキャンし、応答があった場合のみ後に細かく読み出すように構成したことを特徴とする非単結晶トランジスタ集積回路。
  8. 8
    高分子フィルムと、 前記高分子フィルムの一方の面に設けられた非単結晶トランジスタと、 前記非単結晶トランジスタを保護するための保護膜とを具えることを特徴とする非単結晶トランジスタ集積回路。
  9. 9
    高分子フィルムと、 前記高分子フィルムの一方の面に設けられた非単結晶トランジスタとを具え、 前記非単結晶トランジスタが、 ゲート電極と、 チャネル部分の厚さをそれ以外の部分に比べて小さくしたゲート絶縁膜と、 前記チャネル部分に対応する箇所に設けられた非単結晶材料と、 前記非単結晶材料に電気的に接続するように、前記ゲート絶縁膜に設けられたソース電極及びドレイン電極とを有することを特徴とする非単結晶トランジスタ集積回路。
Independent claims9