Nova Patents
JP2003115758A

Sampling level converting circuit, two-phase and multi- phase developing circuit, and display

Abstract

[Task] Providing a level conversion circuit for reducing the number of terminals and reducing power consumption, and a development circuit equipped with the level conversion circuit.

Solution.Capacities connected to the connection points of the first to third MOS transistors MP1, MN3, MP2 connected in series between the higher power supply and the lower power supply, and the first and second MOS transistors MP1, MN3. It includes a C2, a fourth MOS transistor MN1 connected between the input terminal and the gate terminal of the third MOS transistor MN2, and a capacitance C1 connected to the gate of the third MOS transistor MN2. A sampling pulse signal SMP is commonly input to the gates of the first and second MOS transistors MP1 and MN3, and an inverted signal XSMP of the sampling pulse signal SMP is input to the gate of the fourth MOS transistor MN1.

Term

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34 claims: 13 independent, 21 dependent

  1. 1
    【特許請求の範囲】 【請求項1】入力されるサンプリング制御信号に基づき、セットアップ期間に、出力ノードの充電パスに挿入されているスイッチ素子をオンし前記出力ノードを高位側電源電圧にプリチャージする手段と、入力信号電圧をサンプリングする手段と、を備え、 前記セットアップ期間中、前記入力されるサンプリング制御信号に基づき、前記出力ノードの放電パスはオフ状態に保たれ、 前記入力されるサンプリング制御信号で規定される出力期間には、前記セットアップ期間にサンプリングされた前記入力信号電圧の論理値に応じて、前記出力ノードの放電パスに挿入されているスイッチ素子がオン又はオフされ、前記放電パスに挿入されている前記スイッチ素子がオンのとき、前記放電パスはオン状態とされて、プリチャージされた前記出力ノードの放電が行われ、前記放電パスに挿入されている前記スイッチ素子がオフのとき、プリチャージされた前記出力ノードの放電は行われない、構成とされている、ことを特徴とするサンプリングレベル変換回路。
  2. 2
    【請求項2】高位側電源と低位側電源間に直列形態に接続されている第1乃至第3のスイッチ素子を備え、 前記第1のスイッチ素子と前記第2のスイッチ素子の接続点には第1の容量が接続され、 入力信号が入力される入力端子と前記第3のスイッチ素子の制御端子との間に接続された第4のスイッチ素子を備え、 前記第3のスイッチ素子の制御端子と前記第4のスイッチ素子との接続点には第2の容量が接続され、 前記第1のスイッチ素子と前記第2のスイッチ素子は、それぞれの制御端子に第1のサンプリング制御信号が共通に入力され、一方がオンのとき、他方はオフとされ、 前記第4のスイッチ素子の制御端子には、第2のサンプリング制御信号が入力され、 前記第1の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出される、ことを特徴とするサンプリングレベル変換回路。
  3. 3
    【請求項3】高位側電源と低位側電源間に直列形態に接続されている第1乃至第3のスイッチ素子を備え、 前記第1のスイッチ素子と前記第2のスイッチ素子の接続点には第1の容量が接続され、 入力信号が入力される入力端子と前記第2のスイッチ素子の制御端子との間に接続された第4のスイッチ素子を備え、 前記第2のスイッチ素子の制御端子と前記第4のスイッチ素子との接続点には第2の容量が接続され、 前記第1のスイッチ素子と前記第3のスイッチ素子は、それぞれの制御端子に第1のサンプリング制御信号が共通に入力され、一方がオンのとき、他方はオフとされ、 前記第4のスイッチ素子の制御端子には、第2のサンプリング制御信号が入力され、 前記第1の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出される、ことを特徴とするサンプリングレベル変換回路。
  4. 4
    【請求項4】高位側電源と低位側電源間に直列形態に接続されている第1乃至第3のスイッチ素子を備え、 前記第1のスイッチ素子と前記第2のスイッチ素子の接続点には第1の容量が接続され、 入力信号が入力される入力端子と前記第3のスイッチ素子の制御端子との間に接続された第4のスイッチ素子を備え、 前記第3のスイッチ素子の制御端子と前記第4のスイッチ素子との接続点に第2の容量が接続されており、 前記第1のスイッチ素子の制御端子と前記第2のスイッチ素子の制御端子には第1のサンプリング制御信号が共通に入力され、 前記第1のサンプリング制御信号が第2の論理値のとき、前記第1のスイッチ素子がオンし、前記第2のスイッチ素子はオフし、前記第1の容量が前記高位側電源の電源電圧に充電され、 前記第4のスイッチ素子の制御端子には、第2のサンプリング制御信号が入力され、前記第2のサンプリング制御信号が第1の論理値のとき前記第4のスイッチ素子はオンし、前記第2の容量は前記入力信号電圧で充電され、 前記第1のサンプリング制御信号が第1の論理値のとき、前記第1のスイッチ素子はオフし、前記第2のスイッチ素子がオンし、このときの前記第1の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出される、ことを特徴とするサンプリングレベル変換回路。
  5. 5
    【請求項5】高位側電源と低位側電源間に直列形態に接続されている第1乃至第3のスイッチ素子を備え、 前記第1のスイッチ素子と前記第2のスイッチ素子の接続点には第1の容量が接続され、 入力信号が入力される入力端子と前記第2のスイッチ素子の制御端子との間に接続された第4のスイッチ素子を備え、 前記第2のスイッチ素子の制御端子と前記第4のスイッチ素子との接続点に第2の容量が接続されており、 前記第1のスイッチ素子の制御端子と前記第3のスイッチ素子の制御端子には第1のサンプリング制御信号が共通に入力され、 前記第1のサンプリング制御信号が第2の論理値のとき、前記第1のスイッチ素子がオンし、前記第3のスイッチ素子はオフし、前記第1の容量が前記高位側電源の電源電圧に充電され、 前記第4のスイッチ素子の制御端子には、第2のサンプリング制御信号が入力され、前記第2のサンプリング制御信号が第1の論理値のとき前記第4のスイッチ素子はオンし、前記第2の容量は前記入力信号電圧で充電され、 前記第1のサンプリング制御信号が第1の論理値のとき、前記第1のスイッチ素子はオフし、前記第3のスイッチ素子がオンし、このときの前記第1の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出される、ことを特徴とするサンプリングレベル変換回路。
  6. 6
    【請求項6】前記第2のサンプリング制御信号が、前記第1のサンプリング制御信号を反転した信号である、ことを特徴とする請求項2乃至5のいずれか一に記載のサンプリングレベル変換回路。
  7. 7
    【請求項7】前記第1の容量の端子電圧を入力として受け、高位側電源電位と低位側電源電位の振幅の信号を出力するバッファ回路を備えている、ことを特徴とする、請求項2乃至6のいずれか一に記載のサンプリングレベル変換回路。
  8. 8
    【請求項8】前記第1の容量の端子電圧、又は、前記第1の容量の端子電圧を入力とし高位側電源電位と低位側電源電位の振幅の信号を出力するバッファ回路の出力を入力として受け、前記第1のサンプリング制御信号が第1の論理値のときオンして、入力した信号を出力し、前記第1のサンプリング制御信号が第2の論理値のときにオフとされる、第1のトランスファスイッチを備えている、ことを特徴とする、請求項2乃至6のいずれか一記載のサンプリングレベル変換回路。
  9. 9
    【請求項9】前記第1のトランスファスイッチと、 前記第1のトランスファスイッチの出力を受け、前記第2のサンプリング制御信号が第1の論理値のとき、その値を記憶するフリップフロップと、 を有するマスターラッチと、 前記第1のトランスファスイッチの出力を受け、前記第2のサンプリング制御信号が第1の論理値のときにオンして前記第1のトランスファスイッチの出力信号を出力し、前記第2のサンプリング制御信号が第2の論理値のときにオフとされる、第2のトランスファスイッチと、 前記第2のトランスファスイッチの出力を受け、前記第1のサンプリング制御信号が第1の論理値のとき、前記第2のトランスファスイッチの出力値を記憶するフリップフロップと、 を有するスレーブラッチと、 を備えている、ことを特徴とする、請求項8記載のサンプリングレベル変換回路。
  10. 10
    【請求項10】前記バッファ回路が、偶数段のインバータが縦続形態に接続されてなる、ことを特徴とする、請求項7又は8に記載のサンプリングレベル変換回路。
  11. 11
    【請求項11】前記第1のトランスファスイッチは、前記第1のサンプリング制御信号が第1の論理値のときオンし、入力した信号を反転出力するクロックドインバータよりなる、ことを特徴とする、請求項8又は9に記載のサンプリングレベル変換回路。
  12. 12
    【請求項12】前記第2のトランスファスイッチは、前記第2のサンプリング制御信号が第1の論理値のときオンし、入力した信号を反転出力するクロックドインバータよりなる、ことを特徴とする、請求項9記載のサンプリングレベル変換回路。
  13. 13
    【請求項13】前記入力端子に入力される入力信号の振幅電圧が、前記高位側電源電圧よりも低い、ことを特徴とする、請求項1乃至12のいずれか一に記載のサンプリングレベル変換回路。
  14. 14
    【請求項14】前記各スイッチ素子が、薄膜トランジスタ(TFT)よりなる、ことを特徴とする請求項1乃至12のいずれか一に記載のサンプリングレベル変換回路。
  15. 15
    【請求項15】請求項2乃至6のいずれか一に記載のサンプリングレベル変換回路からなる第1及び第2のサンプリングレベル変換回路を備え、 前記第1及び第2のサンプリングレベル変換回路には、入力信号が共通に入力され、 前記第2のサンプリングレベル変換回路には、前記第1のサンプリングレベル変換回路の前記第1及び第2のサンプリング制御信号の値をそれぞれ反転した値の信号が、第1及び第2のサンプリング制御信号としてそれぞれ対応するスイッチ素子の制御端子に入力され、 前記第1のサンプリングレベル変換回路の出力を、前記第1のサンプリング制御信号に基づき取り込み、前記第2のサンプリング制御信号に基づき出力する第1のマスタースレーブ型のラッチと、 前記第1のマスタースレーブ型のラッチの出力を前記第1のサンプリング制御信号に基づき出力するラッチと、 前記第2のサンプリングレベル変換回路の出力を、前記第2のサンプリング制御信号に基づき取り込み、前記第1のサンプリング制御信号に基づき出力する第2のマスタースレーブ型のラッチと、 を備えている、ことを特徴とする2相展開回路。
  16. 16
    【請求項16】高位側電源と低位側電源間に直列形態に接続されている第1乃至第3のスイッチ素子を備え、 前記第1のスイッチ素子と前記第2のスイッチ素子の接続点には第1の容量が接続され、 入力信号が入力される入力端子と前記第3のスイッチ素子の制御端子との間に接続された第4のスイッチ素子を備え、 前記第3のスイッチ素子の制御端子と前記第4のスイッチ素子との接続点には第2の容量が接続され、 前記第1のスイッチ素子の制御端子と前記第2のスイッチ素子の制御端子には第1のサンプリング制御信号が共通に入力され、 前記第4のスイッチ素子の制御端子には前記第1のサンプリング制御信号の相補の信号である第2のサンプリング制御信号が入力される第1のサンプリングレベル変換回路と、 前記第1の容量の端子電圧を入力とするインバータを初段とし全体で偶数段縦続形態に接続された第1群のインバータと、 前記第1のサンプリング制御信号が第1の論理値のとき前記第1群のインバータの最終段の出力信号を取り込み、前記第2のサンプリング制御信号が第1の論理値のとき前記取り込んだ信号を出力する第1のマスタースレーブ型のラッチと、 前記第1のマスタースレーブ型のラッチの出力信号を受け、前記第1のサンプリング制御信号が第1の論理値のとき奇数信号として出力する第1のラッチと、 前記高位側電源と前記低位側電源間に直列形態に接続されている第5乃至第7のスイッチ素子を備え、 前記第5のスイッチ素子と前記第6のスイッチ素子の接続点には第3の容量が接続され、 前記入力信号が入力される前記入力端子と前記第7のスイッチ素子の制御端子との間に接続された第8のスイッチ素子を備え、 前記第7のスイッチ素子の制御端子と前記第8のスイッチ素子との接続点には第4の容量が接続され、 前記第5のスイッチ素子の制御端子と前記第6のスイッチ素子の制御端子には前記第2のサンプリング制御信号が共通に入力され、 前記第8のスイッチ素子の制御端子には前記第1のサンプリング制御信号が入力される第2のサンプリングレベル変換回路と、 前記第3の容量の端子電圧を入力とするインバータを初段とし全体で偶数段縦続形態に接続された第2群のインバータと、 前記第2のサンプリング制御信号が第1の論理値のとき前記第2群のインバータの最終段の出力を取り込み、前記第1のサンプリング制御信号が第1の論理値のときに前記取り込んだ値を偶数信号として出力する第2のマスタースレーブ型のラッチと、 を備え、 前記奇数信号と前記偶数信号とは、前記第1のサンプリング制御信号の第1の論理値への遷移に同期して、並列に出力される、ことを特徴とする2相展開回路。
  17. 17
    【請求項17】高位側電源と低位側電源間に直列形態に接続されている第1乃至第3のスイッチ素子を備え、 前記第1のスイッチ素子と前記第2のスイッチ素子の接続点には第1の容量が接続され、 入力信号が入力される入力端子と前記第3のスイッチ素子の制御端子との間に接続された第4のスイッチ素子を備え、 前記第3のスイッチ素子の制御端子と前記第4のスイッチ素子との接続点には第2の容量が接続され、 前記第1のスイッチ素子の制御端子と前記第2のスイッチ素子の制御端子には第1のサンプリング制御信号が共通に入力され、 前記第4のスイッチ素子の制御端子には前記第1のサンプリング制御信号の相補の信号である第2のサンプリング制御信号が入力される第1のサンプリングレベル変換回路と、 前記第1の容量の端子電圧を入力とするインバータを初段とし全体で偶数段縦続形態に接続された第1群のインバータと、 前記第1のサンプリング制御信号が第1の論理値のとき前記第1群のインバータの最終段の出力信号を取り込み、前記第2のサンプリング制御信号が第1の論理値のとき前記取り込んだ信号を出力する第1のマスタースレーブ型のラッチと、 前記第1のマスタースレーブ型のラッチの出力信号を受け、前記第1のサンプリング制御信号が第1の論理値のとき奇数信号として出力する第1のラッチと、 前記高位側電源と前記低位側電源間に直列形態に接続されている第5乃至第7のスイッチ素子を備え、 前記第5のスイッチ素子と前記第6のスイッチ素子の接続点には第3の容量が接続され、 前記入力信号が入力される前記入力端子と前記第7のスイッチ素子の制御端子との間に接続された第8のスイッチ素子を備え、 前記第7のスイッチ素子の制御端子と前記第8のスイッチ素子との接続点には第4の容量が接続され、 前記第5のスイッチ素子の制御端子と前記第6のスイッチ素子の制御端子には前記第2のサンプリング制御信号が共通に入力され、 前記第8のスイッチ素子の制御端子には前記第1のサンプリング制御信号が入力される第2のサンプリングレベル変換回路と、 前記第3の容量の端子電圧を入力とするインバータを初段とし全体で偶数段縦続形態に接続された第2群のインバータと、 前記第2のサンプリング制御信号が第1の論理値のとき前記第2群のインバータの最終段の出力を取り込み、前記第1のサンプリング制御信号が第1の論理値のとき前記取り込んだ値を偶数信号として出力する第2のマスタースレーブ型のラッチと、 を備え、 前記奇数信号と前記偶数信号とは、前記第1のサンプリング制御信号の第1の論理値への遷移に同期して、並列に出力され、 前記第2のサンプリング制御信号が第1の論理値のとき入力を取り込み、前記第1のサンプリング制御信号の第1の論理値のときに出力するマスタースレーブ型のラッチ(「第1群のマスタースレーブ型のラッチ」という)をM段備え、前記奇数信号が前記第1群のマスタースレーブ型のラッチの初段に入力され、 前記奇数信号と、前記第1群のマスタースレーブ型のラッチの出力とを、前記入力信号を2(M+1)分周した第3の信号でそれぞれラッチする並列配置された(M+1)個のラッチ(「第1群のラッチ」という)と、 を備え、 前記第2のサンプリング制御信号が第1の論理値のときに入力を取り込み、前記第1のサンプリング制御信号の第1の論理値のときに出力するマスタースレーブ型のラッチ(「第2群のマスタースレーブ型のラッチ」という)をM段備え、前記偶数信号が、前記第2群のマスタースレーブ型のラッチの初段に入力され、 前記偶数信号と、前記第2群のマスタースレーブ型のラッチの出力とを、入力信号を前記第3の信号でラッチする、並列配置された(M+1)個のラッチ(「第2群のラッチ」という)と、 を備え、 前記第1群、第2群のラッチの出力から、前記入力信号の周波数の2(M+1)分周のサイクルで、2(M+1)相に展開した信号が並列に出力される、ことを特徴とする多相展開回路。
  18. 18
    【請求項18】請求項2乃至5のいずれか一に記載のサンプリングレベル変換回路をn個(nは2以上の所定の正整数)備え、 n個の前記サンプリングレベル変換回路の前記入力端子にはデータ信号線が共通に接続されており、 隣り合う位相が互いに1データサイクル分離間している多相クロック信号を生成する回路を備え、 i番目(ただし、iは1以上n以下の整数)の前記サンプリングレベル変換回路の前記第2のサンプリング制御信号には、前記多相クロック信号のi番目のクロック信号を入力し、前記第1のサンプリング制御信号には、前記多相クロック信号の(i+1)番目のクロック信号を入力し、 i番目の前記サンプリングレベル変換回路の前記第1の容量の端子電圧を受け、(i+1)番目のクロック信号の第1の論理値への遷移で出力し、(i+1)番目のクロック信号の第2の論理値で記憶する第1のラッチ回路を、前記サンプリングレベル変換回路に対応させてn個備え、 前記第1のラッチ回路の出力をそれぞれ入力し、データサイクルをn分周したサイクルのラッチタイミング信号を共通に受けて前記第1のラッチ回路の出力をラッチ出力する第2のラッチ回路をn個備えている、ことを特徴とするn相展開回路。
  19. 19
    【請求項19】前記入力端子に入力される入力信号の振幅電圧が、前記高位側電源電圧よりも低い、ことを特徴とする、請求項15又は16記載の2相展開回路。
  20. 20
    【請求項20】前記各スイッチ素子と各回路を構成するトランジスタが、薄膜トランジスタ(TFT)よりなる、ことを特徴とする、請求項15又は16記載の2相展開回路。
  21. 21
    【請求項21】前記入力端子に入力される入力信号の振幅電圧が、前記高位側電源電圧よりも低い、ことを特徴とする、請求項17記載の多相展開回路。
  22. 22
    【請求項22】前記各スイッチ素子と各回路を構成するトランジスタが、薄膜トランジスタ(TFT)よりなる、ことを特徴とする、請求項17記載の多相展開回路。
  23. 23
    【請求項23】前記多相クロック信号を生成する回路がシフトレジスタよりなる、ことを特徴とする請求項18記載のn相展開回路。
  24. 24
    【請求項24】前記入力端子に入力される入力信号の振幅電圧が、前記高位側電源電圧よりも低い、ことを特徴とする、請求項18記載のn相展開回路。
  25. 25
    【請求項25】前記各スイッチ素子と各回路を構成するトランジスタが、薄膜トランジスタ(TFT)よりなる、ことを特徴とする、請求項18記載のn相展開回路。
  26. 26
    【請求項26】高位側電源と低位側電源間に直列形態に接続された、第1乃至第3のMOSトランジスタを備え、 前記第1及び第2のMOSトランジスタの接続点に一端が接続され、他端が前記低位側電源に接続されている第1の容量と、 入力信号が入力される入力端子と前記第3のMOSトランジスタのゲート端子との間に接続された第4のMOSトランジスタと、 前記第3のMOSトランジスタのゲート端子に一端が接続され、他端が前記低位側電源に接続されている第2の容量と、 を備え、 前記第1及び第2のMOSトランジスタのゲート端子には第1のサンプリング制御信号が共通入力され、 前記第4のMOSトランジスタのゲート端子には第2のサンプリング制御信号が入力される、ことを特徴とするサンプリングレベル変換回路。
  27. 27
    【請求項27】高位側電源と低位側電源間に直列形態に接続された、第1乃至第3のMOSトランジスタを備え、 前記第1及び第2のMOSトランジスタの接続点に一端が接続され、他端が前記低位側電源に接続されている第1の容量と、 入力信号が入力される入力端子と前記第2のMOSトランジスタのゲート端子との間に接続された第4のMOSトランジスタと、 前記第2のMOSトランジスタのゲート端子に一端が接続され、他端が前記低位側電源に接続されている第2の容量と、 を備え、 前記第1及び第3のMOSトランジスタのゲート端子には第1のサンプリング制御信号が共通入力され、 前記第4のMOSトランジスタのゲート端子には第2のサンプリング制御信号が入力される、ことを特徴とするサンプリングレベル変換回路。
  28. 28
    【請求項28】前記第1のMOSトランジスタが第1導電型とされ、前記第2乃至第4のMOSトランジスタが第2導電型とされる、ことを特徴とする、請求項26又は27記載のサンプリングレベル変換回路。
  29. 29
    【請求項29】前記第1の容量と前記第2の容量として、前記各容量がそれぞれ接続されることになるノードの寄生容量が用いられている、ことを特徴とする、請求項2乃至15、26乃至29のいずれか一に記載のサンプリングレベル変換回路。
  30. 30
    【請求項30】複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置された表示部を有する表示パネルと、 前記複数の走査線に順次電圧を印加する走査線駆動回路と、 上位装置からの表示データを受け該表示データに対応した電圧を前記複数のデータ線に印加するデータ線駆動回路と、 を有する表示装置において、 前記表示パネルの外部に、表示データを格納する表示メモリと、前記表示メモリの制御及び前記上位装置との通信の制御を行うコントローラとが配設され、 前記表示パネルにおいて、前記表示メモリから転送される表示データを受け、より高振幅の信号にレベル変換するレベル変換回路として、請求項1乃至15、26乃至29のいずれか一に記載のサンプリングレベル変換回路を備えている、ことを特徴とする表示装置。
  31. 31
    【請求項31】複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置された表示部を有する表示パネルと、 前記複数の走査線に順次電圧を印加する走査線駆動回路と、 上位装置からの表示データを受け該表示データに対応した電圧を前記複数のデータ線に印加するデータ線駆動回路と、 を有する表示装置において、 前記表示パネルの外部に、表示データを格納する表示メモリと、前記表示メモリの制御及び前記上位装置との通信の制御を行うコントローラとが配設され、 前記表示パネルにおいて、前記表示メモリから転送される表示データを受け、より高振幅の信号にレベル変換する回路として、請求項15、16、20のいずれか一に記載の2相展開回路を備えている、ことを特徴とする表示装置。
  32. 32
    【請求項32】複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置された表示部を有する表示パネルと、 前記複数の走査線に順次電圧を印加する走査線駆動回路と、 上位装置からの表示データを受け該表示データに対応した電圧を前記複数のデータ線に印加するデータ線駆動回路と、 を有する表示装置において、 前記表示パネルの外部に、表示データを格納する表示メモリと、前記表示メモリの制御及び前記上位装置との通信の制御を行うコントローラとが配設され、 前記表示パネルにおいて、前記表示メモリから転送される表示データを受け、より高振幅の信号にレベル変換する回路として、請求項18又は25に記載のn相展開回路を備えている、ことを特徴とする表示装置。
  33. 33
    【請求項33】前記表示パネル上に、前記2相展開回路の出力を入力として受けるデジタル・アナログ変換器を備えている、ことを特徴とする、請求項31記載の表示装置。
  34. 34
    【請求項34】前記表示パネル上に、前記n相展開回路の出力を入力として受けるデジタル・アナログ変換器を備えている、ことを特徴とする、請求項32記載の表示装置。
Independent claims34