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JP2002124643A

Semiconductor memory device and its manufacturing method

Abstract

[Task] The storage circuit and the logic circuit are formed on one substrate, and the high reliability of the tunnel insulating film in the semiconductor storage device using the polymetal gate in the logic circuit part can be obtained, and the chip area is surely reduced. It can be so.

Solution.Using the resist pattern 87 as a mask, anisotropic dry etching is performed on the portion belonging to the logic circuit forming region 2 of the gate insulating film 16, the second gate forming film 17, the conductive film 22 and the second protective insulating film 36. By doing so, the gate electrode 24 for the logic element is formed in the logic circuit forming region 2. Further, by performing anisotropic dry etching on the storage circuit forming region 1 of the conductive film 22 and the second protective insulating film 36, the conductive film 22 is composed of the source diffusion layer 19 for the storage element and the drain diffusion layer. A contact pad 22A electrically connected to 20 is formed in a self-aligned manner.

JP2002124643A, drawing sheet 1
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27 claims: 2 independent, 25 dependent

  1. 1
    【特許請求の範囲】 【請求項1】 一の半導体基板上に形成され、トンネル絶縁膜を有する記憶素子を含む記憶回路部と、論理素子を含む論理回路部とを備えた半導体記憶装置であって、 前記記憶素子は、ゲート形成膜からなる制御ゲート電極を含む記憶素子用ゲート電極を有し、 前記論理素子は、前記ゲート形成膜からなる下部ゲート電極と該下部ゲート電極上に形成された金属膜を含む導電膜からなる上部ゲート電極とにより構成される論理素子用ゲート電極を有し、 前記記憶素子用ゲート電極は、非金属膜により構成されていることを特徴とする半導体記憶装置。
  2. 2
    【請求項2】 請求項1に記載の半導体記憶装置において、 前記記憶素子は、前記制御ゲート電極上にシリサイド膜を有していることを特徴とする半導体記憶装置。
  3. 3
    【請求項3】 請求項1または2に記載の半導体記憶装置において、 前記記憶素子は、ソース拡散層及びドレイン拡散層と、前記ソース拡散層及びドレイン拡散層とそれぞれ電気的に接続されたコンタクトパッドとを有しており、 前記コンタクトパッドは、前記上部ゲート電極と同一の前記導電膜からなることを特徴とする半導体記憶装置。
  4. 4
    【請求項4】 請求項1~3のうちのいずれか1項に記載の半導体記憶装置において、 前記制御ゲート電極の上面には、第1の保護絶縁膜が形成されており、 前記制御ゲート電極の側面には、前記第1の保護絶縁膜に対してエッチング選択比が大きく且つエッチングレートが小さい記憶素子用側壁絶縁膜が形成されていることを特徴とする半導体記憶装置。
  5. 5
    【請求項5】 請求項3又は4に記載の半導体記憶装置において、 前記記憶素子の前記ソース拡散層及びドレイン拡散層は、前記半導体基板における前記記憶素子用ゲート電極の側方部分に形成されており、 前記コンタクトパッドは、前記ソース拡散層及びドレイン拡散層の各上面から前記記憶素子用ゲート電極の側面及び上端部に跨って形成されていることを特徴とする半導体記憶装置。
  6. 6
    【請求項6】 請求項3~5のうちのいずれか1項に記載の半導体記憶装置において、 前記コンタクトパッドの上面及び端部側面には、第2の保護絶縁膜及びパッド用側壁絶縁膜がそれぞれ形成されており、 前記論理素子用ゲート電極の上面及び側面には、前記第2の保護絶縁膜及び論理素子用側壁絶縁膜がそれぞれ形成されており、 前記第2の保護絶縁膜は第1の絶縁膜からなり、 前記パッド用側壁絶縁膜及び論理素子用側壁絶縁膜は、第2の絶縁膜からなることを特徴とする半導体記憶装置。
  7. 7
    【請求項7】 請求項6に記載の半導体記憶装置において、 前記半導体基板上には、第3の絶縁膜からなる層間絶縁膜が形成されており、 前記第1の絶縁膜と前記第2の絶縁膜とは、同一組成の絶縁膜であり且つ前記第3の絶縁膜に対してエッチング選択比が大きくエッチングレートが小さいことを特徴とする半導体記憶装置。
  8. 8
    【請求項8】 請求項1~7のうちのいずれか1項に記載の半導体記憶装置において、 前記半導体基板に設けられた素子分離領域と、該素子分離領域の上に形成された抵抗素子とをさらに備え、 前記抵抗素子は、前記ゲート形成膜からなる抵抗素子本体と、前記抵抗素子本体の両端部とそれぞれ接触する前記導電膜からなる抵抗端子とを有していることを特徴とする半導体記憶装置。
  9. 9
    【請求項9】 請求項1~8のうちのいずれか1項に記載の半導体記憶装置において、 前記導電膜は、一の金属膜又は複数の金属膜若しくはシリサイド膜を含む積層体からなることを特徴とする半導体記憶装置。
  10. 10
    【請求項10】 請求項1又は2に記載の半導体記憶装置において、 前記記憶素子用ゲート電極の側面上には、断面L字状の側壁保護絶縁膜と、該側壁保護絶縁膜上に形成された記憶素子用側壁絶縁膜とが形成されており、 前記論理素子用ゲート電極の側面上には、前記側壁保護絶縁膜は形成されておらず、前記記憶素子用側壁絶縁膜と同一組成の絶縁膜からなる論理素子用側壁絶縁膜が形成されていることを特徴とする半導体記憶装置。
  11. 11
    【請求項11】 請求項1~10のうちのいずれか1項に記載の半導体記憶装置において、 前記記憶素子は、前記半導体基板と前記制御ゲート電極との間に基板側から上方に順次形成された、前記トンネル絶縁膜、浮遊ゲート電極及び容量絶縁膜を有していることを特徴とする半導体記憶装置。
  12. 12
    【請求項12】 記憶素子と論理素子とを備えた半導体記憶装置の製造方法であって、 半導体基板の主面を素子分離領域によって、前記記憶素子を形成するための記憶回路形成領域と前記論理素子を形成するための論理素子形成領域とに区画する工程(a)と、 前記半導体基板上の前記記憶回路形成領域に、第1の絶縁膜、シリコンからなる第1のゲート形成膜及び第2の絶縁膜を順次形成する工程(b)と、 前記半導体基板上の前記論理素子形成領域に、第3の絶縁膜を形成する工程(c)と、 前記第2の絶縁膜及び前記第3の絶縁膜の上にシリコンからなる第2のゲート形成膜を形成する工程(d)と、 前記工程(d)の後に、前記記憶回路形成領域に、選択的エッチングにより、前記第1の絶縁膜からなるトンネル絶縁膜と前記第1のゲート形成膜からなる浮遊ゲート電極と前記第2の絶縁膜からなる容量絶縁膜と前記第2のゲート形成膜からなる制御ゲート電極とを有する記憶素子用ゲート電極を形成する工程(e)と、 前記工程(e)の後に、前記半導体基板における前記記憶素子用ゲート電極の側方部分に不純物を選択的に注入して、記憶素子用ソース拡散層及びドレイン拡散層を形成する工程(f)と、 前記工程(f)の後に、前記半導体基板に熱処理を行なう工程(g)と、 前記工程(g)の後に、前記論理回路形成領域の前記第2のゲート形成膜上を含む前記半導体基板の上に金属膜を含む導電膜を形成する工程(h)と、 前記工程(h)の後に、前記論理回路形成領域に、選択的エッチングにより、 前記第3の絶縁膜からなるゲート絶縁膜と前記第2のゲート形成膜からなる下部ゲート電極と前記導電膜からなる上部ゲート電極とを有する論理素子用ゲート電極を形成する工程(i)とを備えていることを特徴とする半導体記憶装置の製造方法。
  13. 13
    【請求項13】 請求項12に記載の半導体記憶装置の製造方法において、前記半導体基板はシリコンからなり、前記第2のゲート形成膜は多結晶シリコン又は非晶質シリコンからなり、 前記工程(i)よりも後に、前記半導体基板及び前記制御ゲート電極のシリコン露出部分をシリサイド化する工程をさらに備えていることを特徴とする半導体記憶装置の製造方法。
  14. 14
    【請求項14】 請求項12に記載の半導体記憶装置の製造方法において、 前記工程(d)の後で且つ前記工程(e)よりも前に、前記記憶回路形成領域の前記第2のゲート形成膜上に第4の絶縁膜を形成する工程と、 前記工程(f)の後で且つ前記工程(h)よりも前に、前記記憶素子用ゲート電極の側面に記憶素子用側壁絶縁膜を形成する工程とをさらに備え、 前記工程(e)は、前記記憶回路形成領域の前記制御ゲート電極上に前記第4の絶縁膜からなる第1の保護絶縁膜を形成する工程を含み、 前記工程(i)は、前記前記論理素子用ゲート電極を形成すると同時に、前記記憶素子用ソース拡散層及びドレイン拡散層と電気的に接続される前記導電膜からなるコンタクトパッドを形成する工程を含むことを特徴とする半導体記憶装置の製造方法。
  15. 15
    【請求項15】 請求項14に記載の半導体記憶装置の製造方法において、 前記コンタクトパッドは、前記記憶素子用ソース拡散層及びドレイン拡散層の各上面から前記記憶素子用ゲート電極の側面及び上端部に跨る領域に形成することを特徴とする半導体記憶装置の製造方法。
  16. 16
    【請求項16】 請求項14又は15に記載の半導体記憶装置の製造方法において、 前記工程(h)の後で且つ前記工程(i)よりも前に、前記導電膜上に第5の絶縁膜を形成する工程をさらに備え、 前記工程(i)は、前記上部ゲート電極及び前記コンタクトパッドの各上面に前記第5の絶縁膜からなる第2の保護絶縁膜を形成する工程を含むことを特徴とする半導体記憶装置の製造方法。
  17. 17
    【請求項17】 請求項16に記載の半導体記憶装置の製造方法において、 前記工程(i)では、前記導電膜上に前記論理素子のゲート電極パターン形状及び前記コンタクトパッド形状を有する前記第5の絶縁膜からなる前記第2の保護絶縁膜を形成した後、前記第2の保護絶縁膜をマスクとして前記導電膜、前記ゲート絶縁膜及び前記第1の保護絶縁膜を選択的にエッチングすることにより、前記論理素子用ゲート電極及び前記コンタクトパッドを形成することを特徴とする半導体記憶装置の製造方法。
  18. 18
    【請求項18】 請求項12に記載の半導体記憶装置の製造方法において、 前記工程(d)の後で且つ前記工程(e)よりも前に、前記記憶回路形成領域の前記第2のゲート形成膜上に第4の絶縁膜を形成する工程と、 前記工程(f)の後で且つ前記工程(h)よりも前に、前記記憶素子用ゲート電極の側面に記憶素子用側壁絶縁膜を形成する工程と、 前記工程(h)の後で且つ前記工程(i)よりも前に、前記導電膜上に第5の絶縁膜を形成する工程と、前記第5の絶縁膜を選択的にエッチングして、前記論理回路形成領域に論理素子のゲート電極形成パターン形状を有し、且つ前記記憶回路形成領域の全面を覆う第2の保護絶縁膜を形成する工程と、 前記工程(i)よりも後に、前記記憶素子用ゲート電極の上側に開口部を持つレジストパターンをマスクとして、前記第2の保護絶縁膜、前記導電膜及び前記第1の保護絶縁膜をエッチングすることによって、前記記憶素子用ソース拡散層及ぶドレイン拡散層と電気的に接続された前記導電膜からなるコンタクトパッドを形成する工程とをさらに備え、 前記工程(e)は、前記記憶回路形成領域の前記制御ゲート電極上に前記第4の絶縁膜からなる第1の保護絶縁膜を形成する工程を含み、 前記工程(i)では、前記第2の保護絶縁膜をエッチングマスクにして前記論理素子用ゲート電極を形成することを特徴とする半導体記憶装置の製造方法。
  19. 19
    【請求項19】 請求項18に記載の半導体記憶装置の製造方法において、前記コンタクトパッドは、前記記憶素子用ソース拡散層及ぶドレイン拡散層の各上面から前記記憶素子用ゲート電極の側面及び上端部に跨る領域に形成することを特徴とする半導体記憶装置の製造方法。
  20. 20
    【請求項20】 請求項16~19のうちのいずれか1項に記載の半導体記憶装置の製造方法において、 前記第4の絶縁膜と前記第5の絶縁膜とは、互いの組成が異なることを特徴とする半導体記憶装置の製造方法。
  21. 21
    【請求項21】 請求項14~20のうちのいずれか1項に記載の半導体記憶装置の製造方法において、 前記半導体基板はシリコンからなり、前記第2のゲート形成膜は多結晶シリコン又は非晶質シリコンからなり、 前記コンタクトパッドを形成する工程よりも後に、前記半導体基板又は前記制御ゲート電極の露出部分をシリサイド化する工程をさらに備えていることを特徴とする半導体記憶装置の製造方法。
  22. 22
    【請求項22】 請求項14~21のうちのいずれか1項に記載の半導体記憶装置の製造方法において、 前記第2のゲート形成膜は多結晶シリコン又は非晶質シリコンからなり、 前記工程(h)の前に、前記論理回路形成領域の前記第2のゲート形成膜に不純物を注入する工程と、 前記コンタクトパッドを形成する工程よりも後に、前記論理素子用ゲート電極をマスクとして前記半導体基板の前記論理回路形成領域に不純物を注入することにより、論理素子用ソース拡散層及びドレイン拡散層を形成すると共に、前記制御ゲート電極に不純物注入を行なう工程とをさらに備えていることを特徴とする半導体記憶装置の製造方法。
  23. 23
    【請求項23】 請求項14~22のうちのいずれか1項に記載の半導体記憶装置の製造方法において、 前記第4の絶縁膜と前記記憶素子用側壁絶縁膜とは、互いに組成が異なることを特徴とする半導体記憶装置の製造方法。
  24. 24
    【請求項24】 請求項14~23のうちのいずれか1項に記載の半導体記憶装置の製造方法において、 前記工程(h)よりも前に、前記抵抗素子形成領域の前記第2のゲート形成膜上に、抵抗素子本体をマスクする前記第4の絶縁膜からなる抵抗保護絶縁膜を形成する工程をさらに備え、 前記第2のゲート形成膜は、多結晶シリコン又は非晶質シリコンからなり、前記工程(d)は、前記素子分離領域の抵抗素子形成領域にも前記第2のゲート形成膜を形成する工程を含み、 前記第4の絶縁膜を形成する工程は、前記抵抗素子形成領域の前記第2のゲート形成膜上にも前記第4の絶縁膜を形成する工程を含み、 前記工程(i)は、少なくとも前記抵抗保護絶縁膜を用いて前記第2のゲート形成膜に対してエッチングを行なうことにより、前記抵抗素子形成領域に前記第2のゲート形成膜からなる抵抗素子本体を形成する工程を含むことを特徴とする半導体記憶装置の製造方法。
  25. 25
    【請求項25】 請求項14~24のうちのいずれか1項に記載の半導体記憶装置の製造方法において、 前記コンタクトパッドを形成する工程よりも後に、 前記論理素子用ゲート電極の側面及び前記コンタクトパッドのゲート長方向側の端部側面に、論理素子用側壁絶縁膜及びパッド側壁絶縁膜を形成する工程と、 前記論理素子用ゲート電極及び前記論理素子用側壁絶縁膜をマスクとして、前記半導体基板の前記論理回路形成領域に対して不純物注入を行なうことにより、論理素子用ソース拡散層及びドレイン拡散層を形成する工程と、 前記半導体基板上に全面にわたって前記論理素子用側壁絶縁膜及びパッド側壁絶縁膜に対して、エッチング選択比が大きく且つエッチングレートが大きい絶縁膜からなる層間絶縁膜を形成する工程と、 前記層間絶縁膜における前記コンタクトパッドの上側の領域、前記論理素子用ソース拡散層及びドレイン拡散層の上側の領域にコンタクトホールを自己整合的に形成する工程とをさらに備えていることを特徴とする半導体記憶装置の製造方法。
  26. 26
    【請求項26】 請求項12~25のうちのいずれか1項に記載の半導体記憶装置の製造方法において、 前記導電膜は、一の金属膜又は複数の金属膜若しくはシリサイド膜を含む積層体からなることを特徴とする半導体記憶装置の製造方法。
  27. 27
    【請求項27】 請求項12~25のうちのいずれか1項に記載の半導体記憶装置の製造方法において、 前記第2の絶縁膜は、酸化膜と窒化膜との積層体であることを特徴とする半導体記憶装置の製造方法。
Independent claims27